一種16位數(shù)字信號(hào)處理器內(nèi)核的研究與設(shè)計(jì).pdf

1、隨著集成電路設(shè)計(jì)、制造技術(shù)的進(jìn)步和軟件開發(fā)手段的日益成熟，DSP以其體系結(jié)構(gòu)的特殊性，強(qiáng)大的處理能力，在通信，多媒體，信息家電等領(lǐng)域得到了極為廣泛的應(yīng)用。 本文完成了一款16位定點(diǎn)高性能數(shù)字信號(hào)處理器rDSP的內(nèi)核設(shè)計(jì)。在目標(biāo)指令集特點(diǎn)分析的基礎(chǔ)上，根據(jù)設(shè)計(jì)約束，論文提出了Rdsp Core的微體系結(jié)構(gòu)實(shí)現(xiàn)。其中控制通路的設(shè)計(jì)中采用了基于分布式譯碼，雙相時(shí)鐘設(shè)計(jì)的同步流水線結(jié)構(gòu)簡化多周期指令的控制，并對(duì)基于此結(jié)構(gòu)的沖突模型進(jìn)行了

2、分析，提出了設(shè)計(jì)中的解決方法。指令譯碼器采用預(yù)譯碼技術(shù)，硬布線譯碼結(jié)合指令狀態(tài)機(jī)控制的微碼ROM的協(xié)同譯碼結(jié)構(gòu)。數(shù)據(jù)通路的設(shè)計(jì)采用Core內(nèi)部總線提高了功能單元間數(shù)據(jù)傳送的效率。在此基礎(chǔ)上，本文引入了時(shí)鐘管理單元并采用門控時(shí)鐘技術(shù)降低功耗。 為了對(duì)rDSP Core指令集功能進(jìn)行高效地驗(yàn)證，本文構(gòu)建了基于標(biāo)準(zhǔn)參考模型的自動(dòng)化平臺(tái)，分三個(gè)層次完成指令集的驗(yàn)證工作。 本文中所采用的設(shè)計(jì)方法已被成功應(yīng)用在數(shù)字信號(hào)處理器rDSP的