高性能浮點DSP中ALU的研究與設計.pdf

1、浮點ALU進行定點與浮點的算術及邏輯運算，是現(xiàn)代數(shù)字信號處理器中使用頻率最高的運算部件，其運算能力是衡量DSP芯片性能的主要指標。浮點ALU的算法結構以浮點加減算法為基礎。成熟的對浮點加減進行優(yōu)化的算法包括雙路徑并行，前導1預測，并行舍入以及各種快速的定點加法算法。本文對各種優(yōu)化算法進行了分析比較，針對DSP應用的特點做出了改進，并在此基礎上采用自頂向下的方法設計了一個用于高性能浮點DSP的ALU(ZKLCALU)。 傳統(tǒng)的雙路

2、徑并行算法以指數(shù)差作為依據(jù)將浮點運算劃分為兩條并行路徑執(zhí)行，去掉了基本算法中關鍵路徑上的一個尾數(shù)加法器和一個完整位寬移位器；前導1預測算法將前導1判斷的邏輯提前到與尾數(shù)加減并行執(zhí)行，進一步縮短了關鍵路徑；并行舍入通過復合加法器預先算出所有可能的結果，使舍入步驟簡化為選擇操作。采用這些優(yōu)化算法后，將關鍵路徑中的7個運算步驟簡化為4個，有效地提高了浮點加減法的運算速度。 由于DSP應用中需要大量用到雙加減操作，本文提出以加減法作為劃

3、分雙路徑的依據(jù)，以在關鍵路徑中增加一個完整位寬移位器為代價，提供了每次操作完成加減運算各一次的能力。設計的ALU不支持向±∞舍入，使并行舍入的選擇邏輯得到簡化，并可舍棄復合加法器前的n位半加器，縮短了關鍵路徑。根據(jù)復合加法器同時計算sum與sum+1的特點，采用選擇進位的結構來實現(xiàn)，并給出一種選擇進位的最優(yōu)化分組方法。 完成算法設計后，根據(jù)DSP芯片系統(tǒng)要求ZKLCALU提供的指令功能與外部接口進行電路結構的設計，并使用Veri

4、logHDL語言進行RTL描述。之后在CadenceVerilog-XL環(huán)境下，用大量測試向量對ZKLCALU進行仿真，并與軟件模擬器的運行結果進行比較，驗證了ZKLCALU邏輯功能的正確性。最后，使用SynopsysDesignCompiler對設計進行綜合，結果顯示在Chartered1.8V0.18μmCMOS工藝下，ZKLCALU關鍵路徑的延時約8.59ns，符合系統(tǒng)設計要求。此外，對不同分組方式下的選擇進位復合加法器進行綜合的