基于資源優(yōu)化利用的動態(tài)寄存器重命名算法.pdf

1、從應(yīng)用程序中開發(fā)利用盡量多的指令級并行度(Instruction Level Parallelism,簡稱ILP)是現(xiàn)代高性能超標(biāo)量處理器不斷追求更高性能的主要手段.為了做到這一點,現(xiàn)代處理器不斷地增大其硬件指令窗口的大小以及指令發(fā)射的寬度,從而導(dǎo)致了處理器中很多部件規(guī)模的增大,比如取指隊列,發(fā)射隊列,重定序緩沖區(qū)(Re-Order Buffer,簡稱ROB),以及物理寄存器文件.該論文所關(guān)注的就是由物理寄存器文件規(guī)模增大所帶來的問題,

2、并且嘗試提出解決問題的方法.物理寄存器文件的訪問時間直接決定于寄存器文件規(guī)模的大小和讀寫端口的數(shù)量.在讀寫端口數(shù)量基本不變甚至繼續(xù)增加的情況下,寄存器文件的訪問時間隨著物理寄存器數(shù)量的增加而不斷延長,已經(jīng)成為了處理器的關(guān)鍵延遲之一,以及限制處理器性能提高的主要瓶頸.對此,我們分析并統(tǒng)計了當(dāng)前高性能處理器中物理寄存器的使用情況,發(fā)現(xiàn)物理寄存器資源的利用中存在著很大的浪費.通過尋求并分析了各種解決該問題的可能途徑,我們提出了一種新的通過兩級

3、寄存器文件實現(xiàn)的寄存器動態(tài)重命名算法LAER(Late Allocation and Early Release).該算法將物理寄存器的分配從指令譯碼階段推遲到指令發(fā)射執(zhí)行的時候,并提前釋放正常情況下不會再用到的寄存器以供后續(xù)指令使用,從而大大縮短了物理寄存器被占用的時間.LAER算法通過減少資源浪費提高了物理寄存器的利用效率,有效地減輕了處理器對物理寄存器數(shù)量的需求,從而消除了由寄存器文件訪問時間所產(chǎn)生的性能瓶頸.我們詳細(xì)模擬了采用L

4、AER算法和傳統(tǒng)重命名算法的處理器模型,并基于Spec95基準(zhǔn)程序進(jìn)行了性能評估.實驗證明,LAER算法可以在增加很小的硬件代價和邏輯復(fù)雜度的情況下,將處理器對整數(shù)和浮點程序的寄存器壓力和需求分別減少46﹪和60﹪.這就意味著可以用更少的物理寄存器,更快的訪問速度,進(jìn)而更高的時鐘頻率,得到同樣多的指令級并行度;或者用同樣多的物理寄存器同樣的時鐘頻率去支持更大的指令窗口,從而得到更高的處理器性能.最后,我們針對算法中存在的問題以及所觀察到