光纖通道8B-10B編解碼的ASIC研究與設計.pdf

1、現(xiàn)代電子設計技術(shù)的核心是EDA(Electronic Design Automation)技術(shù),專業(yè)的ASIC(Application Specific Integrated Circuit)設計人員憑借日益發(fā)展的EDA技術(shù)僅僅利用軟件方式就能完成對系統(tǒng)硬件功能的實現(xiàn)。利用 IP核(Intellectual Property Core)設計ASIC或者是FPGA(Field-Programmable Gate Array)芯片具有調(diào)用方

2、便,修改容易的特點。本次課題的目的就是設計出一種8B/10B編解碼的IP核,使其能夠適應光纖通道高速數(shù)據(jù)傳輸,便于將來移植到半導體工藝中設計成專用集成電路芯片。
　　目前的高速串行數(shù)據(jù)傳輸中廣泛采用的是8B/10B編解碼,為了達到簡化電路實現(xiàn)結(jié)構(gòu)、提高邏輯運算速度并減小邏輯單元占用面積,本文首先研究了現(xiàn)有各種不同的8B/10B編解碼的特點和內(nèi)在相關(guān)性,歸納了8B/10B編解碼規(guī)則原理與 RD(Running Disparity)值

3、之間的關(guān)系,然后將編碼和解碼兩大部分分別劃分為幾個相對獨立的子模塊來開發(fā)設計,通過改善邏輯電路結(jié)構(gòu)優(yōu)化了各項指標性能,并開發(fā)出一種基于邏輯設計的CRC(Cyclic Redundancy Check)并行算法,最終在Altera公司的綜合性開發(fā)軟件Quartus II上進行綜合,設計出一種邏輯運算量小、速度快、邏輯單元占用少、可靠性高的IP核,并給出在Altera公司軟件平臺Quartus II上進行的EDA綜合仿真驗證結(jié)果。該實驗結(jié)果