OTN網(wǎng)絡(luò)芯片中的編解碼模塊的設(shè)計.pdf

1、隨著 Internet的迅速發(fā)展以及數(shù)據(jù)業(yè)務(wù)的大量增加，使得光傳送網(wǎng)（Optical Tranport Network，OTN）朝著超高速、大容量、長距離的趨勢發(fā)展。而并行總線中的接口數(shù)據(jù)對齊問題、信號延遲以及串?dāng)_等缺陷，限制了并行總線在高速 OTN網(wǎng)絡(luò)中的應(yīng)用。因而曾經(jīng)主要用于光纖通信的串行通信技術(shù) SerDes在 OTN網(wǎng)絡(luò)中得到了廣泛的使用。但 SerDes技術(shù)本身具有信號完整性問題，即 OTN網(wǎng)絡(luò)中的數(shù)據(jù)經(jīng)過SerDes發(fā)送給對

2、端的時候，數(shù)據(jù)的可靠性無法得到有效的保證，這個問題急需解決。
　　本文的主要研究內(nèi)容為OTN網(wǎng)絡(luò)芯片中的編解碼電路模塊的設(shè)計與驗(yàn)證。針對OTN網(wǎng)絡(luò)中高速大容量的數(shù)據(jù)傳輸問題，以及由于使用速率為15G/s的SerDes而帶來的數(shù)據(jù)可靠性問題。本文從OTN網(wǎng)絡(luò)的物理層編碼出發(fā)，設(shè)計了一款應(yīng)用于OTN網(wǎng)絡(luò)芯片中的編解碼電路，并對該電路設(shè)計進(jìn)行了驗(yàn)證。
　　首先，本文簡要介紹了低開銷編碼技術(shù)，其中分別對8B/10B編碼和64B/66

3、B編碼進(jìn)行了介紹和對比，對FEC編碼的理論基礎(chǔ)進(jìn)行了簡要闡述。并通過介紹OTN網(wǎng)絡(luò)業(yè)務(wù)的傳輸框圖，說明了本文所設(shè)計編解碼電路在OTN網(wǎng)絡(luò)中所處的位置。
　　其次，本文詳細(xì)的介紹了64B/66B與FEC編碼電路以及64B/66B與FEC解碼電路的總體功能，以及編解碼電路內(nèi)部各個模塊的具體實(shí)現(xiàn)方法。
　　最后，本文用SystemVerilog搭建基于VMM架構(gòu)的編解碼電路的驗(yàn)證環(huán)境，給出詳細(xì)的驗(yàn)證思路對本文所設(shè)計的編解碼電路進(jìn)行