VLSI設(shè)計(jì)中的互連串?dāng)_噪聲研究.pdf

1、深亞微米工藝下集成電路規(guī)模和復(fù)雜度的日益增加，使得傳統(tǒng)的、以邏輯為中心的設(shè)計(jì)流程已經(jīng)難以滿足現(xiàn)代VLSI設(shè)計(jì)的要求。對于180納米以及更高工藝水平的集成電路，互連線成為決定電路功能和性能的關(guān)鍵因素，迫使EDA工程師重新打造以互連為核心的設(shè)計(jì)流程。同時(shí)，隨著工藝水平的持續(xù)提高，導(dǎo)線與導(dǎo)線之間的間距越來越小，而導(dǎo)線的縱橫比卻在持續(xù)增加，導(dǎo)致相鄰導(dǎo)線間的耦合電容在整個(gè)線電容中占據(jù)的比重越來越大，由耦合互連所造成的容性串?dāng)_噪聲對納米設(shè)計(jì)的信號(hào)可

2、靠性造成嚴(yán)重威脅?；ミB串?dāng)_噪聲問題已經(jīng)成為制約VLSI設(shè)計(jì)持續(xù)發(fā)展的主要瓶頸。本文結(jié)合VLSI設(shè)計(jì)的發(fā)展趨勢，對互連串?dāng)_噪聲的相關(guān)問題進(jìn)行深入研究，取得了如下創(chuàng)新性成果： 首先，針對互連串?dāng)_噪聲對電路功能的影響，提出一種基于改進(jìn)的噪聲窗口模型的功能噪聲故障分析方法。將相鄰線間的信號(hào)跳變方向考慮到噪聲窗口模型中，建立改進(jìn)的噪聲窗口模型，然后在此模型基礎(chǔ)上對噪聲群進(jìn)行分析，利用時(shí)變虛擬干擾線表示噪聲群中弱干擾線集合的組合噪聲結(jié)果，同

3、時(shí)考慮受擾線的弱干擾線集合、強(qiáng)干擾線集合以及傳播噪聲，得到精確的可實(shí)現(xiàn)有效噪聲脈沖結(jié)果以及相應(yīng)的有效干擾線集合。 其次，針對層次的VLSI設(shè)計(jì)結(jié)構(gòu)，提出兩種識(shí)別由層次結(jié)構(gòu)中模塊間連接而產(chǎn)生的全局虛假交叉耦合的分析方法。首先對邏輯敏化的交叉耦合進(jìn)行定義，然后在層次結(jié)構(gòu)中引入局部虛假交叉耦合和全局虛假交叉耦合的概念，利用控制輸入向量集合(ControlInputVectorSet，CIVS)或者X—函數(shù)考慮各模塊信號(hào)間的邏輯關(guān)系，進(jìn)

4、而識(shí)別層次設(shè)計(jì)中互連線路上的虛假交叉耦合。 再次，針對互連串?dāng)_噪聲對電路性能的影響，提出一種top—k延遲噪聲故障分析方法。由于互連串?dāng)_噪聲的分析空間通常過大，因此首先通過邏輯分析方法有效地修剪受擾線和干擾線組合的分析空間，然后利用時(shí)序窗口計(jì)算受擾線和干擾線之間的虛假延遲噪聲故障的發(fā)生概率，找到實(shí)際電路中最有可能引起虛假延遲噪聲故障的top—k條干擾線，使得在允許的時(shí)間范圍內(nèi)能夠消除最多的虛假噪聲，降低串?dāng)_噪聲影響下時(shí)序分析的悲

5、觀度。 最后，針對工藝縮小后日益凸顯的互連物理效應(yīng)，提出一種基于簡化分布式RC—π模型的串?dāng)_噪聲統(tǒng)計(jì)分析方法。分析對比現(xiàn)有的互連串?dāng)_噪聲模型，選用分布式RC—π模型以更好地考慮深亞微米工藝下大量的長互連線，并利用靜止干擾線和樹枝簡化技術(shù)降低分布式RC—π模型的復(fù)雜度；在簡化分布式RC—π模型的基礎(chǔ)上，提取各互連線分段上精確的局部制程變異，建立以制程變異為基底的串?dāng)_噪聲線性表示模型；利用網(wǎng)格結(jié)構(gòu)考慮分布式RC—π模型各分段參數(shù)間的