基于多核包處理器的高速數(shù)據(jù)交換總線設計研究.pdf

1、隨著互聯(lián)網(wǎng)高速的發(fā)展和微電子技術的不斷進步，網(wǎng)絡處理器作為現(xiàn)代網(wǎng)絡系統(tǒng)的核心設備，正在沿著MPSoC(多核片上系統(tǒng))的方向發(fā)展?？删幊潭嗑€程數(shù)據(jù)處理單元由于其高效的多任務并行處理機制和高度的靈活性，使網(wǎng)絡處理器在面對不斷更新的網(wǎng)絡協(xié)議和快速增加的網(wǎng)絡帶寬時具有更強的處理能力。作為網(wǎng)絡處理器的數(shù)據(jù)交換樞紐，數(shù)據(jù)交換總線承載著交換接口資源和多核處理單元以及SDRAM單元之間眾多的數(shù)據(jù)通路和控制通路，因此數(shù)據(jù)交換總線是決定網(wǎng)絡處理器性能的關鍵

2、單元之一。如何設計并實現(xiàn)高速的數(shù)據(jù)交換總線對于高性能網(wǎng)絡處理器系統(tǒng)顯得至關重要。
　　 本文重點研究了在并行多線程包處理系統(tǒng)中的高速數(shù)據(jù)交換總線的若干關鍵技術。數(shù)據(jù)交換總線采用了并行的推拉結構，通過接收并執(zhí)行包處理單元和SDRAM單元發(fā)出的數(shù)據(jù)傳輸參考指令或DMA請求，完成各種數(shù)據(jù)和控制信息的傳輸；采取了接口資源的異步訪問和線程的信號喚醒機制以及IP數(shù)據(jù)緩沖單元與SDRAM之間的高效DMA傳輸機制，從而有效隱藏了快速總線接口(F

3、ast BusInterface)資源的訪問延時；通過對傳輸請求和傳輸指令的分類緩沖，并對各緩沖隊列中的任務設置合理的優(yōu)先級，使數(shù)據(jù)交換總線的帶寬得到充分利用；采用傳輸指令控制的流水線結構提高了傳輸任務的執(zhí)行效率。
　　 本文完成了數(shù)據(jù)交換總線的詳細設計方案及其RTL級描述，并完成了數(shù)據(jù)交換總線全面的功能驗證和FPGA驗證。通過對數(shù)據(jù)交換總線的性能評估可知，在工作頻率為200MHz的情況下，其理論帶寬和在網(wǎng)絡處理器系統(tǒng)中的實際統(tǒng)