可配置LDPC碼編碼器的FPGA設(shè)計與實現(xiàn).pdf

1、低密度奇偶校驗碼(Low Density Parity Check Code)作為前向糾錯碼中的一種，因為具有良好的糾錯性能及譯碼復(fù)雜度相對較低的特點而得到了廣泛的關(guān)注，目前已成為信道編碼領(lǐng)域的一個研究熱點。為了適應(yīng)不同的信道傳輸環(huán)境，編碼器需要能夠根據(jù)接收端反饋的信息調(diào)整編碼方案，從而提高通信系統(tǒng)的有效性及可靠性。
　　 本文主要以可配置LDPC碼編碼器的FPGA設(shè)計實現(xiàn)為研究對象，研究了二元LDPC碼的構(gòu)造方法，包括MacK

2、ay構(gòu)造法，PEG構(gòu)造法，PS構(gòu)造法等，通過仿真確定了實際中所需的6種碼長的校驗矩陣的構(gòu)造方法。研究了基于高斯消元法的編碼、基于近似下三角的編碼算法及準(zhǔn)循環(huán)碼的編碼，分析了不同編碼算法的復(fù)雜度及對應(yīng)所需的存儲空間。根據(jù)分析結(jié)果確定采用準(zhǔn)循環(huán)碼作為LDPC碼的FPGA實現(xiàn)方案。
　　 針對準(zhǔn)循環(huán)LDPC碼，設(shè)計了碼長為3920的串行準(zhǔn)循環(huán)編碼器及并行準(zhǔn)循環(huán)編碼器的基本結(jié)構(gòu)。采用Verilog HDL語言編寫了兩種編碼器的具體實現(xiàn)程

3、序，根據(jù)ISE9.2i綜合及ModelSim仿真的結(jié)果對比了兩種編碼器的FPGA資源占用及編碼所需時鐘情況，選用串行準(zhǔn)循環(huán)編碼器作為可配置LDPC碼編碼器的實現(xiàn)方案。設(shè)計并且實現(xiàn)了支持6種碼長的LDPC碼編碼器。本文還設(shè)計了一種碼長為90，碼率2/3的八元LDPC碼編碼器，采用Verilog HDL語言編寫了編碼器的FPGA實現(xiàn)程序，并且采用ModelSim進(jìn)行了時序仿真。
　　 本文采用Visual C++編寫了可配置LDPC