SerDes接口電路中transmitter模塊的低功耗設(shè)計(jì).pdf

1、在通信技術(shù)飛速發(fā)展的今天,IC工藝不斷進(jìn)步,隨著數(shù)據(jù)處理速度的不斷加快,對(duì)數(shù)據(jù)傳輸也有了更高的要求。在高速通信中串行通信因其串?dāng)_低,結(jié)構(gòu)簡(jiǎn)單而占據(jù)主導(dǎo)。因而SerDes( Serializer/Deserializer)接口電路成為現(xiàn)代通信中至關(guān)重要的模塊。而近年主流的 SerDes其功耗效率在10 mW/Gbps左右,這樣的功耗在現(xiàn)今上百吉比特甚至是太比特的高速傳輸應(yīng)用中是非常驚人的的。而且在一些特殊的應(yīng)用,如移動(dòng)終端中,高功耗的 S

2、erDes接口是不可接受的。SerDes的低功耗設(shè)計(jì)已成為重要的研究課題。
　　SerDes接口電路主要包括發(fā)送模塊,接收模塊和時(shí)鐘模塊。其低功耗設(shè)計(jì)需在達(dá)到較高數(shù)據(jù)傳輸率的同時(shí)盡可能地降低功耗,同時(shí)保證信號(hào)的完整性,減小在高速傳輸中由傳輸線的非理想因素引起的波形失真,而發(fā)送模塊通常是其中功耗最大的部分,因此其低功耗設(shè)計(jì)非常重要。發(fā)送模塊的設(shè)計(jì)除需兼顧速度、功耗外,為保證信號(hào)完整性,還需降低時(shí)鐘和數(shù)據(jù)的抖動(dòng),采用差分輸出以降低電磁

3、干擾和串?dāng)_,實(shí)現(xiàn)阻抗匹配以降低反射。
　　本文在對(duì)高速傳輸?shù)脑肼暥秳?dòng)和信號(hào)完整性理論進(jìn)行深入學(xué)習(xí)后,在分析SerDes發(fā)送模塊功耗并學(xué)習(xí)相關(guān)標(biāo)準(zhǔn)的基礎(chǔ)上,確定了本次設(shè)計(jì)的指標(biāo),設(shè)計(jì)了一個(gè)采用LVDS( Low Voltage Differential Signaling)驅(qū)動(dòng)器的SerDes發(fā)送模塊。為了盡可能地降低功耗,并串轉(zhuǎn)換電路采用基于時(shí)鐘反相器的樹(shù)形結(jié)構(gòu),將8位并行數(shù)據(jù)串化為1路差分信號(hào),并且串化過(guò)程前兩級(jí)都使用單端信號(hào)以

4、降低功耗,只在最后一級(jí)前轉(zhuǎn)化為差分信號(hào)。串化器使用最高頻率為2GHz的半速時(shí)鐘,由2分頻器逐級(jí)產(chǎn)生,并且分頻器輸出為四相時(shí)鐘,以保證數(shù)據(jù)和時(shí)鐘的時(shí)序滿足要求。驅(qū)動(dòng)器電路則使用工作在0.3V的LVDS結(jié)構(gòu),使用穩(wěn)壓器提供驅(qū)動(dòng)器工作電壓,采用N-over-N的結(jié)構(gòu),以滿足電路在低壓工作下的電平需求,并降低功耗,減小寄生電容,由阻抗匹配控制模塊來(lái)保證驅(qū)動(dòng)器和傳輸線纜的阻抗匹配。
　　本次設(shè)計(jì)采用SMIC0.13μm工藝,整個(gè)芯片工作在0