低電壓下數(shù)字電路概率特性分析及應(yīng)用.pdf

1、數(shù)字產(chǎn)品無處不在的今天，隨著功能體驗的不斷豐富，功耗等能源問題逐漸浮現(xiàn)，為達到功能特性和低功耗雙贏的目的，半導(dǎo)體工藝尺寸不斷被縮小。然而大家卻發(fā)現(xiàn)工藝提升到一定程度，如果要繼續(xù)縮小特性尺寸需要付出相當(dāng)大的代價，同時會引入諸如噪聲等問題，嚴(yán)重影響了集成電路計算的可靠性。因此，在保證電路性能的條件下，降低數(shù)字集成電路功耗成為目前工業(yè)界和學(xué)術(shù)界的研究重點。
　　數(shù)字集成電路功耗主要由靜態(tài)功耗和動態(tài)功耗構(gòu)成，隨著工藝尺寸的縮小，靜態(tài)功耗在

2、總功耗中占的比例越來越大，但起主導(dǎo)作用的還是動態(tài)功耗。無論靜態(tài)功耗還是動態(tài)功耗都與電壓的平方成正比，所以降低電路的工作電壓可以達到降低功耗的目的；但降低工作電壓同時會使得電路邏輯器件呈現(xiàn)概率特性。傳統(tǒng)的數(shù)字信號處理（Digital Signal Processing, DSP）觀念是計算結(jié)果需要完全正確；而在通信、雷達、多媒體等DSP領(lǐng)域，我們不需要百分之百的正確率，只要在誤差容限范圍內(nèi)，即錯誤是可以允許的。因此，通過降低工作電壓實現(xiàn)低

3、功耗的方法具有可行性。
　　本文首先詳述了深亞微米量級的門電路及模塊在低電壓供電條件下導(dǎo)致器件出錯的機理，介紹了低電壓下CMOS（Complementary Metal Oxide Semiconductor）數(shù)字電路的錯誤概率模型，并結(jié)合概率器件結(jié)構(gòu)模型推導(dǎo)基本邏輯門概率模型；同時提出了一種由邏輯門的概率模型推導(dǎo)電路模塊級的概率模型的方法，即狀態(tài)轉(zhuǎn)移法。此為，我們搭建了硬件平臺對4000系列的CMOS邏輯芯片進行了低供電壓測試，

4、通過對比分析理論推導(dǎo)結(jié)果與實測結(jié)果，完善了分析模型并驗證了狀態(tài)轉(zhuǎn)移法的合理性，從而為構(gòu)建低電壓下數(shù)字電路概率模型提供了可靠分析模型和實際依據(jù)。為研究電路概率特性的實際應(yīng)用，本文提出了RPR（Reduced Precision Redundancy）算法與TMR（Triple-Modular Redundancy）算法和RRNS（Redundant Residue Number Systems）糾錯算法結(jié)合的錯誤容忍的DSP系統(tǒng)設(shè)計方法。