網(wǎng)絡(luò)處理器系統(tǒng)中SDRAM控制器電路設(shè)計(jì)與仲裁優(yōu)化研究.pdf_第1頁
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文檔簡介

1、慢速內(nèi)存訪問成為提升網(wǎng)絡(luò)處理器系統(tǒng)性能的重要瓶頸之一，因此SDRAM控制器性能的高低對整個網(wǎng)絡(luò)處理器系統(tǒng)至關(guān)重要。本文的設(shè)計(jì)思路將SDRAM控制器設(shè)計(jì)劃分為兩個階段：
　　 第一階段：單核處理體系結(jié)構(gòu)中SDRAM控制器的實(shí)現(xiàn)；功能上保證片外SDRAM能夠正確響應(yīng)來自單個主機(jī)的初始化、讀、寫、突發(fā)式讀寫、刷新、預(yù)充電、掩碼等操作。
　　 第二階段：多核共享體系結(jié)構(gòu)中SDRAM控制器的實(shí)現(xiàn)；本文采用異步FIFO結(jié)構(gòu)實(shí)現(xiàn)對各個

2、多處理器發(fā)送指令的存儲；同時基于順序機(jī)制、輪循機(jī)制兩種仲裁策略，準(zhǔn)確及時地實(shí)現(xiàn)多個主設(shè)備的訪問請求；最后采用行列地址寬度可配置技術(shù)實(shí)現(xiàn)SDRAM控制器的通用性。
　　 接著考慮到仲裁算法對整個系統(tǒng)性能的影響，本文采用一種可提高內(nèi)存訪問性能的優(yōu)先級分層仲裁策略，并通過隱藏Bank預(yù)充電時延提高內(nèi)存訪問效率。
　　 論文完成了多核共享內(nèi)存的SDRAM控制器設(shè)計(jì)和各模塊的硬件語言描述，完成了模塊級和系統(tǒng)級的功能仿真，并在FPG

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