網(wǎng)絡(luò)處理器中多核共享SDRAM控制器的研究與設(shè)計(jì).pdf

1、隨著計(jì)算機(jī)體系結(jié)構(gòu)、電路設(shè)計(jì)技術(shù)和集成電路制造工藝的發(fā)展，處理器的性能飛速增長，為了使系統(tǒng)的整體性能達(dá)到最佳，必須設(shè)計(jì)合理高效的存儲系統(tǒng)。其中SDRAM存儲器時序要求復(fù)雜，必須嚴(yán)格設(shè)計(jì)SDRAM控制器，否則微小的錯誤即可導(dǎo)致數(shù)據(jù)存取出錯。
　　 本文研究了網(wǎng)絡(luò)處理器中多核共享SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)。在多核多線程網(wǎng)絡(luò)處理器中，SDRAM控制器不僅要支持基本功能如初始化、讀、寫、刷新、預(yù)充電等，還需要存儲和仲裁多個模塊的訪問請

2、求，支持多線程的訪問。固定優(yōu)先級、時分復(fù)用法和動態(tài)仲裁相結(jié)合的仲裁算法有效地解決多個模塊共享SDRAM存儲器訪問請求的公平響應(yīng)問題。本文詳細(xì)研究分析了SDRAM控制器與核心處理器、數(shù)據(jù)轉(zhuǎn)發(fā)引擎及快速總線接口FBI模塊的數(shù)據(jù)傳輸機(jī)制，確保SDRAM存儲器與其他模塊能夠正確地進(jìn)行數(shù)據(jù)傳輸。通過采用open page優(yōu)化和奇偶bankinterleaving策略，減少預(yù)充電和行列選通的延時，提高數(shù)據(jù)傳輸效率。Open page優(yōu)化能將訪存延遲