移動智能終端SoC多端口DDR存儲控制器訪存特性分析與評估.pdf

1、在整個計算機系統(tǒng)中，“存儲墻”、“帶寬墻”已成為主要性能瓶頸。對主存儲系統(tǒng)進行優(yōu)化設計已經成為SoC設計的重點。然而，主存儲系統(tǒng)的優(yōu)化設計涉及到DDR存儲控制器中各個結構參數(shù)的設計和配置，以及DRAM芯片的配置，并且還與訪存負載特性相關。由于設計點眾多，分析與評估主存儲系統(tǒng)的性能也越來越具有挑戰(zhàn)，使用傳統(tǒng)的高層模擬器很難做到快速且高效的設計空間探索。與高層模擬器通過模擬實際硬件結構和軟件行為不同，解析模型通過數(shù)學關系描述不同設計點和最終

2、性能的關系，其評估速度要遠遠高于高層模擬器。因此，對主存儲系統(tǒng)的解析模型進行研究就有了重要意義。
　　本文采用GEM5高層模擬器作為實驗平臺，通過進行安卓系統(tǒng)下的Oxbenchmark（Draw Circle、Draw Text和Sun Spider）仿真，來獲得訪存trace信息。從訪存trace信息中提取了訪存交易到達率、bank并行度、主存行命中率和訪存擴展度這四類訪存特征參數(shù)，同時證明了三種測試向量下的訪存交易到達時間間隔

3、符合負指數(shù)分布?；谶@些特征參數(shù)，本文引進了排隊論網絡模型和平均訪存延時解析模型，并且對這兩個模型在本文的應用場景下，進行了修正。第一，在原有平均訪存延時解析模型中加入存儲控制器前端延時與后端延時。第二，在數(shù)據(jù)總線級排隊論模型中加入讀寫切換造成的延時。
　　本文將修正后的排隊論網絡模型和平均延時解析模型，與GEM5高層仿真對比驗證，結果顯示平均訪存延時解析模型誤差在最壞情況下，由修正前的30.45％下降到11.402％，而誤差最好