總線及OCN互連低功耗設計方法研究.pdf

1、芯片功耗的快速增長已成為制約SoC發(fā)展的首要問題。全局異步的片上網(wǎng)絡拓撲結構不僅可以克服總線結構所固有的擴展性問題、通訊效率問題，而且緩解了全局同步導致的功耗過快增長問題；而結構簡單、易于實現(xiàn)的總線仍將適用于局部范圍內(nèi)的數(shù)據(jù)通信。片上網(wǎng)絡通信方式與總線通信方式的有效結合是SoC體系結構的發(fā)展趨勢。
　　 考慮到長互連及其驅動結構是決定系統(tǒng)性能的關鍵因素，同時也是動態(tài)功耗的重要來源，而SoC中的總線及OCN互連均具有互連線長、工作

2、頻率高的特點，本文分別以總線和OCN為研究對象，研究長互連結構的低功耗設計方法。論文主要研究工作和結果如下：
　　 1、總線動態(tài)功耗的解析模型和低功耗布線方法研究
　　 基于深亞微米總線動態(tài)功耗簡化模型，根據(jù)相鄰位線的邏輯電位變化，建立了兩相鄰位線耦合動態(tài)功耗的表征方法，以計算連續(xù)周期上多位總線的的動態(tài)功耗，并獲得線間相鄰耦合功率因子和活性的計算方法。根據(jù)連續(xù)變化的程序地址數(shù)據(jù)，計算總線各位信號的相鄰耦合功率因子和活性，

3、提出了低功耗布線策略，即將活性高的兩條位線排布在布線通道兩側，再搜索出與其相鄰耦合功率因子最小的信號，排布在該信號的內(nèi)側，確定出總線信號的排布順序；結合傳統(tǒng)低功耗布線策略，獲得多種低功耗布線形式。其中，采用增大兩側邊緣位線與內(nèi)部位線布線間距的方案可使程序地址總線的動態(tài)功耗降低38％，而布線面積僅增加3％。
　　 2、16位定點DSP設計與驗證
　　 采用Verilog HDL語言設計了與320C50指令兼容的16位定點D

4、SP，通過指令驗證、功能驗證和FPGA驗證保證了設計的正確性，并獲得了DSP總線的數(shù)據(jù)流，為DSP總線低功耗編碼技術的研究奠定了基礎。
　　 3、總線低功耗編碼方法研究
　　 針對16位定點DSP，提出程序地址總線的自適應低功耗編碼方法：對循環(huán)程序跳轉保持原傳送地址，對非循環(huán)的程序跳轉則傳送真實地址，并更新首地址寄存器，該方法可降低程序地址總線功耗76.4％。針對彩色CMOS圖像傳感器數(shù)據(jù)輸出總線接口，根據(jù)同色像素信號高

5、六位相關性高、活性低的特點，提出根據(jù)當前像素信號與此前同色像素信號高六位的比較結果，判定相應高六位接口數(shù)據(jù)是否保持，從而降低接口信號活性的編碼方法，接口動態(tài)功耗節(jié)省24.2％；針對相鄰互連線間信號串擾不斷加劇的變化趨勢，提出采用雙時鐘周期傳送惡性數(shù)據(jù)以抑制惡性串擾的編碼方法：對于惡性數(shù)據(jù)，首周期保持偶數(shù)位不變，僅更新奇數(shù)位，次周期保持奇數(shù)位不變，更新偶數(shù)位。該方法消除了惡性串擾，減小了信號傳播延遲時間的抖動范圍，提高了系統(tǒng)工作頻率(20

6、％)。結合自適應碼本編碼算法，進一步提高了系統(tǒng)工作頻率(30％)，降低了能耗(38％)。
　　 4、3×3 OCN通信架構實現(xiàn)與OCN低功耗互連結構設計
　　 基于二維網(wǎng)格拓撲、XY路由算法、蟲孔交換技術，提出一種組包、解包獨立進行的NI結構，利用雙端口存儲器存儲一轉發(fā)數(shù)據(jù)以減小延遲，通過合理配置存儲器深度以提高數(shù)據(jù)吞吐率，并完成了相應路由器的設計。在此基礎上，設計并驗證了3×3 OCN通信架構，為OCN互連結構的優(yōu)化設

7、計奠定了基礎；針對OCN路由器間相鄰長互連線串擾導致的信號抖動大的問題，基于互連線有效負載解析模型，提出一種通過相鄰信號的比較得到有效負載大小，調(diào)整信號驅動強度，從而保持傳播延遲時間穩(wěn)定，抑制信號抖動的方法。與緩沖器驅動模式相比較，在驅動級具有相同寬長比的情況下，當互連線的長度為2mm、寬度和間距均為0.4μm時，信號的相對抖動減小了29.6％，有效提高了長互連線的最高工作頻率。
　　 本文探討了采用低功耗布線、總線低功耗編碼、