FPGA裝箱算法的研究與優(yōu)化.pdf

1、隨著集成電路規(guī)模變得越來越大,在實際生活當中,原有的專用集成電路已經(jīng)不能滿足數(shù)字電路開發(fā)中日益復(fù)雜的設(shè)計要求。而FPGA的出現(xiàn)將數(shù)字電路的應(yīng)用推向了高潮,在對FPGA芯片結(jié)構(gòu)進行不斷改進的同時,開發(fā)和設(shè)計與之相對應(yīng)的EDA軟件也顯得尤為重要。裝箱作為整個EDA軟件流程中關(guān)鍵的一步,直接影響著經(jīng)過軟件處理后電路的實際性能,而現(xiàn)有的裝箱算法都很難同時對電路的最終延遲和面積質(zhì)量進行提高。
　　本文通過探究在整個裝箱過程中影響電路性能的主

2、要因素,在分析并研究現(xiàn)有的裝箱算法的基礎(chǔ)之上,提出了一種適用于FPGA層次結(jié)構(gòu)的新型裝箱算法。由于裝箱過程一般分為兩個階段:BLE的種子選擇和CLB的填裝。因此本文所提出的裝箱算法分別對這兩個階段進行了深入的分析,研究在這兩個階段當中哪些操作會對最終電路的性能產(chǎn)生影響,并對這些操作進行了相應(yīng)的改進從而設(shè)計出新的裝箱算法。與現(xiàn)有的裝箱算法相比,采用本文所提出的裝箱算法使得完成裝箱操作后所得到的電路運行時間更短,消耗FPGA芯片上的資源更少