Xilinx Virtex-7 FPGA軟錯誤減緩技術(shù)研究.pdf

1、由于SRAM型FPGA具有高性能、高邏輯密度和可重復(fù)編程等特性，其越來越多的應(yīng)用于航天領(lǐng)域，成為星載信號處理、數(shù)據(jù)傳輸和飛行器姿態(tài)控制等系統(tǒng)的關(guān)鍵部件。然而由于SRAM型FPGA具有特殊的結(jié)構(gòu)，容易受到空間輻射的影響，其中單粒子翻轉(zhuǎn)引起的軟錯誤是其受到的主要影響。FPGA的存儲單元中，配置存儲器占有最大的面積，最可能受到軟錯誤的影響。另一方面，配置存儲器不能通過傳統(tǒng)的電路加固方式進(jìn)行錯誤減緩，因此研究配置存儲器的軟錯誤減緩策略至關(guān)重要。

2、
　　本課題以Xilinx Virtex-7系列XC7VX485T芯片為目標(biāo)器件，研究配置存儲器的軟錯誤減緩策略，并提出一種系統(tǒng)級的錯誤減緩方案，該方案可以有效降低軟錯誤對配置存儲器的影響，從而提高FPGA系統(tǒng)的可靠性。基于該方案，本課題設(shè)計一種針對FPGA配置存儲器的刷新系統(tǒng)。該系統(tǒng)基于回讀、檢錯、糾錯的原理，通過ICAP（Internal Configuration Access Port）接口實現(xiàn)對配置存儲器的讀寫，通過FR

3、AME_ECC電路提供的校驗值實現(xiàn)對配置數(shù)據(jù)檢錯與糾錯。該系統(tǒng)具有檢測幀數(shù)據(jù)中2位錯誤及糾正1位錯誤的能力，同時支持故障注入功能。
　　對于大多數(shù)應(yīng)用，用戶電路并不會占用FPGA中全部的邏輯資源，即并不是所有的配置數(shù)據(jù)錯誤都會對用戶電路功能產(chǎn)生影響。本文將配置存儲器中與用戶電路相關(guān)的幀稱為關(guān)鍵幀，并采用主要對關(guān)鍵幀進(jìn)行檢錯糾錯的策略，將大部分檢錯時間分配給關(guān)鍵幀，可以有效的降低系統(tǒng)平均糾錯時間，從而提高系統(tǒng)軟錯誤減緩效果。