面積帶寬優(yōu)化的嵌入式GPU可編程著色器體系結構研究.pdf

1、隨著VLSI工藝水平的不斷提高與應用需求的不斷增長,在系統(tǒng)級芯片中集成基于多統(tǒng)一著色器的嵌入式GPU已成為高端移動終端設備的重要發(fā)展趨勢。但由于芯片面積的嚴格約束,嵌入式GPU中可容納的可編程著色器核心數(shù)量極為有限。這就要求在體系結構設計中必須有效提升單著色器的計算性能,并保證較小的面積開銷;另一方面,嵌入式GPU在繪制過程中需要頻繁訪問片外圖形數(shù)據(jù)存儲資源,造成極高的總線數(shù)據(jù)訪問帶寬,增加了嵌入式GPU的系統(tǒng)功耗。因此如何對可編程著色

2、器的邏輯面積和數(shù)據(jù)訪問帶寬進行優(yōu)化成為嵌入式GPU體系結構研究的重要方向。本文將針對上述問題,從多核嵌入式GPU系統(tǒng)級建模方法、面積優(yōu)化的單著色器運算單元通路與體系結構設計、帶寬優(yōu)化的多著色器頂點緩存結構等方面開展研究工作,為未來多核嵌入式GPU體系結構的研究與設計提供理論和技術基礎。
　　首先,本文提出一種基于混合建模技術的嵌入式GPU高層次全系統(tǒng)仿真平臺。為了有效提升復雜系統(tǒng)軟件的仿真速度,提出了基于QEMU虛擬機的微處理器指

3、令集仿真器,并利用SystemC事務級模型對系統(tǒng)級芯片內(nèi)部互連結構進行建模,有效提升系統(tǒng)仿真效率。之后提出一種基于基于片內(nèi)數(shù)據(jù)緩沖區(qū)的多統(tǒng)一著色器的嵌入式GPU基礎體系結構,并利用周期級建模的方法對其微結構細節(jié)特征進行描述。最后將周期級模型與SystemC事務級硬件模型進行整合,從而為本文后續(xù)的研究工作提供基礎實驗平臺。
　　其次,本文提出了可編程著色器內(nèi)部面積優(yōu)化的浮點運算單元數(shù)據(jù)通路。首先針對浮點向量運算的特點,提出了一種多功

4、能統(tǒng)一浮點向量運算單元結構。通過對已有向量內(nèi)積運算單元關鍵硬件模塊進行向量化復用,使其支持基本向量運算類指令的處理,并在保證計算性能的同時盡可能降低邏輯面積開銷。以此為基礎,通過在著色器內(nèi)部復用空閑向量運算單元,完成標量超越函數(shù)二次多項式近似的計算,進一步降低浮點標量特殊功能單元的邏輯開銷。
　　第三,本文以傳輸觸發(fā)結構為基礎,從性能和面積開銷兩個方面對單著色器體系結構進行優(yōu)化?；趥鬏斢|發(fā)結構下細粒度數(shù)據(jù)傳輸和體系結構層次可見的

5、數(shù)據(jù)旁路,減少著色指令執(zhí)行過程中冗余結果數(shù)據(jù)的寫回操作,從而有效發(fā)掘著色器內(nèi)部的指令級并行性,并減少其數(shù)據(jù)通路中互連結構的設計復雜度。之后以頂點著色器為例,對基于傳輸觸發(fā)的可編程著色器微體系結構進行詳細設計。通過融合傳輸觸發(fā)和頂點處理的特點,定制了著色器微指令集;并分別通過配置運算單元數(shù)目和改進寄存器端口及寫回機制,達到進一步降低面積開銷的目的。最后,本文對該著色器進行了硬件設計和FPGA原型系統(tǒng)搭建,驗證了本文所提出的可編程著色器體系

6、結構具有較高的計算性能并能夠減少面積開銷,從而有效提升著色器的面積效能。
　　最后,本文提出一種面向圖元的頂點拾取策略,有效消除在多著色器上運行的頂點數(shù)據(jù)任務間的順序依賴性。在此基礎上,通過改進原有面向單頂點著色器的頂點Cache結構,對多著色器結構下的頂點數(shù)據(jù)訪問帶寬進行優(yōu)化。在進行頂點著色器前,使用Pre-TnL頂點Cache與面向圖元頂點拾取策略相結合,緩存最近拾取的頂點數(shù)據(jù),降低其總線訪問頻度;之后通過設計一種tag部分與

7、數(shù)據(jù)存儲部分分離的Post-TnL頂點Cache結構,有效緩存多著色器最近提交的頂點處理結果。最后通過在多核嵌入式GPU任務調度器中設計順序提交控制邏輯,保證分離Cache緩存結果的正確性。仿真結果表明,分離Post-TnL頂點Cache可以有效減少重復處理的頂點數(shù)目,進一步降低頂點訪問帶寬。
　　仿真評估和硬件實現(xiàn)驗證結果表明,本文提出的嵌入式GPU可編程著色器體系結構設計方法可以實現(xiàn)對面積開銷和頂點數(shù)據(jù)訪問帶寬的優(yōu)化,為未來針