2GSPSA-D轉(zhuǎn)換器中時鐘電路仿真分析及版圖設(shè)計(jì).pdf

1、在A/D轉(zhuǎn)換器中高性能的時鐘信號主要為采樣保持電路所使用。A/D轉(zhuǎn)換器中的時鐘信號通常是由外部輸入，由于輸入時鐘信號的差異可能會引起作用于采樣保持電路的時鐘信號發(fā)生偏移從而引起采樣值與理想值發(fā)生偏差引起采樣保持電路性能下降進(jìn)一步造成 A/D轉(zhuǎn)換器整體性能下降。與此同時時鐘電路內(nèi)部結(jié)構(gòu)和非理想設(shè)計(jì)等問題會給時鐘信號引入較多抖動與噪聲，由于版圖設(shè)計(jì)非對稱，工藝偏差造成的通道間器件失配等問題所引起的通道間時鐘信號失配更會造成多通道分時采樣 A

2、/D轉(zhuǎn)換器整體性能下降的問題。針對以上問題需要設(shè)計(jì)一種具有較小時鐘抖動，同時具備通道間時鐘相位自動手動調(diào)整功能的時鐘系統(tǒng)。
　　本文設(shè)計(jì)了一個適用于8位頻率為2GHz超高速分時采樣A/D轉(zhuǎn)換器的時鐘系統(tǒng)電路。通過占空比調(diào)整電路，通道間相位調(diào)整電路，多通道時鐘產(chǎn)生電路生成占空比50％，通道間精準(zhǔn)90度相位差的低抖動的時鐘信號。該電路改進(jìn)了延遲單元的設(shè)計(jì)減少其單級延遲單元引入的抖動及噪聲，優(yōu)化了占空比調(diào)整電路，使其穩(wěn)定后精度提高，同時

3、解決了通道間時鐘相位失配等問題。在版圖設(shè)計(jì)方面，通過合理布局、采用高度對稱版圖設(shè)計(jì)技術(shù)減少敏感電路所受噪聲和工藝波動的影響，從而使得整個電路具有時鐘抖動低、通道間匹配度高的特點(diǎn)。
　　電路在0.18μm1P5M CMOS工藝下，使用EDA軟件仿真及版圖驗(yàn)證，實(shí)現(xiàn)了設(shè)計(jì)要求。具體參數(shù)指標(biāo)為：工作電壓1.8V；最大工作頻率2GHz；占空比調(diào)節(jié)范圍20％～80％；輸出占空比精度為（50±1）％；時鐘抖動低于200fs；功耗217 mW；