基于CISC可配置多發(fā)射技術(shù)研究.pdf

1、滿足眾核架構(gòu)的單核處理器在性能、面積、功耗等方面都具有嚴(yán)格的設(shè)計(jì)要求。超標(biāo)量技術(shù)的單核結(jié)構(gòu)中，指令發(fā)射調(diào)度方法對(duì)程序執(zhí)行效率及芯片面積功耗都有較大影響;同時(shí)，針對(duì)不同嵌入式應(yīng)用的可配置結(jié)構(gòu)可加大多處理器集成的靈活性及應(yīng)用范圍。
　　本文基于CISC架構(gòu)在眾核中設(shè)計(jì)的要求完成CISC多發(fā)射結(jié)構(gòu)優(yōu)化。在分析CISC指令特點(diǎn)的基礎(chǔ)上，對(duì)CISC指令進(jìn)行類微碼的流水線執(zhí)行控制，并對(duì)只有單次Load或Store的簡(jiǎn)單訪存指令進(jìn)行拆分處理，以

2、助于提高流水線對(duì)CISC指令的執(zhí)行效率。優(yōu)化過(guò)程主要包括三個(gè)部分:首先，完成超標(biāo)量雙發(fā)射的基礎(chǔ)結(jié)構(gòu)設(shè)計(jì)及RTL實(shí)現(xiàn)。其次，在基本結(jié)構(gòu)上研究雙發(fā)射優(yōu)化方法，分別從亂序執(zhí)行及CISC高頻執(zhí)行指令兩方面出發(fā)設(shè)計(jì)兩種優(yōu)化結(jié)構(gòu)，并對(duì)這些結(jié)構(gòu)進(jìn)行可配置研究。最后，采用VerilogHDL基于精簡(jiǎn)亂序雙發(fā)射優(yōu)化結(jié)構(gòu)和針對(duì)簡(jiǎn)單訪存高執(zhí)行頻度的多通路優(yōu)化結(jié)構(gòu)。用C語(yǔ)言實(shí)現(xiàn)了處理器可配置設(shè)計(jì)方法和發(fā)射級(jí)的基本可配置結(jié)構(gòu)。以上三種結(jié)構(gòu)分別在TSMC65nm工