嵌入PLL大模板卷積ASIC物理設(shè)計(jì).pdf

1、集成電路后端設(shè)計(jì)是指將已完成驗(yàn)證的前端代碼設(shè)計(jì)轉(zhuǎn)化為可用于生產(chǎn)制造的物理版圖文件，是連接芯片設(shè)計(jì)與芯片制造的重要環(huán)節(jié)。其具體工作流程為：將前端設(shè)計(jì)代碼基于某一種生產(chǎn)工藝進(jìn)行邏輯綜合、布局布線、時(shí)序分析及物理驗(yàn)證，最終得到功耗和時(shí)序符合設(shè)計(jì)要求并可以進(jìn)行流片的版圖文件。
　　本文介紹了嵌入PLL（鎖相環(huán)）大模板卷積ASIC的物理設(shè)計(jì)過(guò)程，著重解決了PLL的調(diào)用和數(shù)?；旌闲酒瑫r(shí)序優(yōu)化、布局布線及物理驗(yàn)證等問(wèn)題?？偟脑O(shè)計(jì)流程為：首先，建

2、立PLL的物理模型，實(shí)現(xiàn)后端設(shè)計(jì)過(guò)程中調(diào)用；其次，在頂層代碼加入PLL數(shù)字控制邏輯，定義互聯(lián)關(guān)系并分析接口時(shí)序信息，完成物理綜合；然后，對(duì)嵌入PLL的數(shù)模混合版圖進(jìn)行布局規(guī)劃，電源規(guī)劃，時(shí)鐘樹(shù)綜合，布線優(yōu)化；最后，對(duì)生成的版圖文件進(jìn)行物理規(guī)則驗(yàn)證。
　　在時(shí)序優(yōu)化上，考慮PLL嵌入問(wèn)題，根據(jù)互連信息分析PLL嵌入路徑時(shí)序。由于PLL模擬 IP沒(méi)有詳細(xì)的內(nèi)部時(shí)序文件，所以對(duì)嵌入路徑時(shí)序約束時(shí)，整體考慮PLL的啟動(dòng)參數(shù)，以保證芯片的時(shí)

3、序約束的合理性。
　　在PLL物理模型建立上，首先根據(jù)數(shù)?；旌显O(shè)計(jì)要求，對(duì)原芯片版圖進(jìn)行IP化修改，然后抽取該物理版圖的lef文件，最后通過(guò)IP版圖文件和LEF信息創(chuàng)建物理模型，以實(shí)現(xiàn)ASIC布局規(guī)劃時(shí)對(duì)PLL模擬IP的調(diào)用。
　　在布局規(guī)劃上，區(qū)別于傳統(tǒng)數(shù)字后端的布局流程。首先根據(jù)數(shù)模接口的連線問(wèn)題和模擬IP物理信息，確定嵌入PLL的擺放位置，然后對(duì)數(shù)?；旌习鎴D相鄰位置進(jìn)行隔離處理，阻止噪聲傳播，以實(shí)現(xiàn)對(duì)電路的靜電保護(hù)。最

4、后對(duì)數(shù)字部分進(jìn)行合理的布局規(guī)劃。
　　完成布局布線設(shè)計(jì)后，得到一個(gè)低功耗和時(shí)序最優(yōu)的版圖文件，對(duì)該文件進(jìn)行物理驗(yàn)證以保證其符合生產(chǎn)設(shè)計(jì)規(guī)則。然后，將完成驗(yàn)證的版圖數(shù)據(jù)進(jìn)行后功能仿真。最終版圖仿真結(jié)果表明，芯片最高工作時(shí)鐘125MHz，功耗647mw，管腳數(shù)目97，面積3.742mm*3.746mm，能夠以40*32*8bit模板對(duì)512*512*8bit@110幀圖像進(jìn)行實(shí)時(shí)卷積運(yùn)算，輸出結(jié)果位寬27bit，芯片數(shù)據(jù)通過(guò)率達(dá)到23