基于HyperLynx的高速采集板卡SI設(shè)計與仿真.pdf

1、在雷達、軟件無線電、數(shù)字示波器設(shè)計等應(yīng)用場合，都面臨著寬帶信號采集和處理的問題，為應(yīng)對這些問題的出現(xiàn)，數(shù)據(jù)采集板卡必須滿足更加嚴苛的性能要求。本文設(shè)計的高速采集板卡，最高采樣頻率高達5Gsps，如此高的采樣率，必然面臨著大量的信號完整性相關(guān)問題。本文利用HyperLynx仿真平臺對高速采集板卡進行信號完整性設(shè)計與仿真，發(fā)現(xiàn)電路中的信號完整性問題，并提出了一套比較完善的改進措施，主要包括：設(shè)計合適的電路連接方案，規(guī)劃恰當(dāng)?shù)腜CB層疊結(jié)構(gòu)，

2、制定詳細的布局布線約束條件等。其主要內(nèi)容和成果如下。
　　1.研究了高速數(shù)字電路信號完整性的相關(guān)理論。建立了具有分布參數(shù)特性的傳輸線模型。分別對信號反射和串?dāng)_現(xiàn)象進行了分析，并提出了這些問題的解決方法。
　　2.簡單介紹了高速采集板卡的電路設(shè)計。首先介紹了板卡的結(jié)構(gòu)和主要組成部分；其次介紹了 ADC模塊的設(shè)計，著重描述了采樣芯片和 FPGA之間的高速數(shù)據(jù)傳輸；最后，介紹了高速緩存模塊的設(shè)計，描述了DDR3芯片的特點。

3、　　3.利用HyperLynx仿真平臺對高速采集板卡的關(guān)鍵部分進行了SI分析與仿真。根據(jù)高速采集板卡的實際情況，設(shè)置了準(zhǔn)確的層疊結(jié)構(gòu)和傳輸線的特征阻抗，建立了相應(yīng)的電路仿真模型，并結(jié)合高速數(shù)字電路信號完整性的相關(guān)理論知識，分別對ADC模塊電路和 DDR3高速存儲電路進行了信號完整性分析與仿真。從中發(fā)現(xiàn)了電路中的反射和串?dāng)_問題，并根據(jù)具體情況采取了端接電阻、加大線間距、調(diào)整介質(zhì)層厚度等措施改善這些問題。
　　4.搭建了測試平臺，分別

4、對存在信號完整性問題的高速數(shù)字電路和改進的電路進行了測試，并驗證了信號完整性問題的改善效果。通過對比仿真波形，表明存在信號完整性問題的高速數(shù)字電路無法正常工作，而改進后的電路各部分都能正常工作，保證了電路設(shè)計的正確性。
　　5.利用HyperLynx對高速采集板卡進行信號完整性分析與仿真。首先，導(dǎo)入IBIS(輸入/輸出器的信息)仿真模型，對個別關(guān)鍵信號進行信號完整性分析與交互式仿真，找到關(guān)鍵信號的串?dāng)_、反射等信號完整性問題，并修改