基于CPLD的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計.pdf

1、本文以“窄脈沖時域反射儀的設(shè)計”課題為背景，針對該儀器產(chǎn)生的波形特點：在同一次測試中多次啟動發(fā)射電路將產(chǎn)生一個固定的波形。對該固定波形，采用精確設(shè)計采樣點，把高速數(shù)據(jù)采樣轉(zhuǎn)換為相應(yīng)的多次低速采樣，并將采集所得波形進(jìn)行重新拼湊，達(dá)到高速數(shù)據(jù)采集的目的。 系統(tǒng)采用了一組較低采樣速率的A/D(模擬/數(shù)字)轉(zhuǎn)換芯片和較低速大容量的存儲芯片，通過計數(shù)器計時結(jié)合專門編寫的控制模塊精確確定采樣時間，由此產(chǎn)生的時鐘控制信號精確地控制低速A/D轉(zhuǎn)

2、換芯片的采樣點，并存入對應(yīng)的存儲單元，最后將數(shù)據(jù)按照高速采集的要求重新組合，達(dá)到高速數(shù)據(jù)采集的要求。本文在深入地討論了基于CPLD(ComplexProgramableLogicDevice，復(fù)雜可編程邏輯器件)技術(shù)的電路的設(shè)計過程的基礎(chǔ)上，詳細(xì)敘述了數(shù)據(jù)采集邏輯控制模塊的硬件研制過程、系統(tǒng)軟件設(shè)計過程和VHDL(VHSICHardwareDescriptionLanguage)硬件描述語言設(shè)計過程。全文的重點是數(shù)據(jù)采集模塊的邏輯控制硬

3、件設(shè)計、VHDL硬件描述語言設(shè)計。 論文最后附有硬件設(shè)計原理圖及PCB圖。 該系統(tǒng)具有較高的性能價格比，滿足設(shè)計的頻率100MHZ的數(shù)據(jù)采集所需要求，具有較高的實用價值，并且采用了ISP(InSystemProgramable，在系統(tǒng)可編程)技術(shù)，使得電路的修改和升級像軟件一樣方便、快捷，整機(jī)體積也大大縮小了，滿足了發(fā)展的需要，并加快了該項目的開發(fā)進(jìn)度。整個系統(tǒng)具有較簡單的硬件電路和較低的成本，并且可以有效提高窄脈沖時域