基于FPGA的Keeloq算法加解密電路的設(shè)計(jì)與測(cè)試.pdf

1、人們對(duì)信息安全的關(guān)注推動(dòng)了密碼技術(shù)的發(fā)展和革新。Keeloq滾碼加密技術(shù)由于每次發(fā)送的密文都不相同，因此能夠抵御電磁截獲攻擊，保障加密過(guò)程的安全，這種高可靠性使得基于Keeloq算法的加密技術(shù)越來(lái)越受歡迎。但是，目前該算法主要以嵌入式軟件的形式固化在單片機(jī)中，不可移植、執(zhí)行速度較慢。
　　本文針對(duì)Keeloq算法設(shè)計(jì)了一種基于FPGA的加解密應(yīng)用系統(tǒng)并且在FPGA上驗(yàn)證該算法的性能，電路具有可移植、速度快、可靠性高等優(yōu)點(diǎn)。

2、　　在非線性函數(shù)的實(shí)現(xiàn)上，本文采用查找表方式，以此減少電路運(yùn)算邏輯的硬件開(kāi)銷。根據(jù)算法的需要，文中設(shè)計(jì)了輔助模塊，以協(xié)調(diào)加解密的實(shí)現(xiàn)。為確保算法的可靠性，借鑒軟件測(cè)試的理論，主要以邊界值、等價(jià)類劃分、錯(cuò)誤推導(dǎo)、邏輯覆蓋、基本路徑、循環(huán)測(cè)試、靜態(tài)測(cè)試等7個(gè)方面為基礎(chǔ)建立了較完整的測(cè)試用例并以此設(shè)計(jì)了測(cè)試激勵(lì)。
　　采用Altera CYCLONE IV系列FPGA對(duì)所設(shè)計(jì)的Keeloq加解密電路進(jìn)行了實(shí)現(xiàn)，加解密電路消耗了682個(gè)邏