基于OC8051芯片處理器的3D IC布局布線設(shè)計.pdf

1、隨著集成電路技術(shù)的發(fā)展，在單芯片上可集成的電路規(guī)模及復(fù)雜度不斷增加。采用傳統(tǒng)的平面工藝，過長互連線產(chǎn)生的延遲嚴(yán)重制約了系統(tǒng)性能的提高，三維集成電路已經(jīng)成為下一代高性能集成電路的首選方案。為了解決現(xiàn)有 EDA設(shè)計工具不能滿足三維集成電路設(shè)計需求的問題，本文重點研究多個芯片通過三維互連通孔的方法，來進行三維集成電路設(shè)計時的自動布局布線的方法和流程。
　　在分析三維集成電路結(jié)構(gòu)的特點的基礎(chǔ)上，重點對 F2F及硅通孔這兩種通孔結(jié)構(gòu)的三維集

2、成電路自動布局布線方法進行研究。首先在 EDA軟件環(huán)境下建立了F2F和硅通孔TSV的模型，通過sed語言處理輸入輸出約束文件將凸點變?yōu)榭勺R別的金屬端口解決了硅通孔和F2F互連通孔在二維EDA軟件中識別和應(yīng)用問題。其次，以 OC8051芯片處理器代碼為例，完成了三維集成電路布局布線流程的設(shè)計。
　　在設(shè)計過程中，首先對OC8051芯片處理器代碼進行了分割，將其分為邏輯功能計算部分（核區(qū)）及存儲部分（靜態(tài)隨機存儲器）兩個芯片。通過引入

3、了Wide I/O的概念對 OC8051芯片處理器的數(shù)據(jù)部分與電源部分兩個需要進行三維互連的部分做了布局規(guī)劃，并對三維互連端口進行了隔離處理。使用二維EDA軟件 SOC Encounter對三維芯片的兩個裸片分別進行布圖布局、時鐘樹綜合、布線等版圖的設(shè)計，最終通過 Virtuoso將硅通孔的版圖結(jié)構(gòu)合并到版圖中。通過比對二維物理設(shè)計，三維物理設(shè)計使 OC8051芯片處理器的時序違例降低了60％以上，證明了流程的正確性。本論文建立了三維集