基于FPGA的肌電解碼及假肢控制SoC系統(tǒng)設(shè)計(jì).pdf

1、為了滿足對低功耗、低成本、短開發(fā)周期的電子產(chǎn)品的設(shè)計(jì)需求，出現(xiàn)了以IP核復(fù)用技術(shù)為基礎(chǔ)的SoC設(shè)計(jì)方法。但隨著設(shè)計(jì)規(guī)模和復(fù)雜度的逐步攀升，因設(shè)計(jì)缺陷導(dǎo)致的反復(fù)投片生產(chǎn)造成的研發(fā)周期和成本大大增加。為了解決這個(gè)問題，人們提出了基于FPGA的SoC原型設(shè)計(jì)驗(yàn)證的方法。由于FPGA具有高度靈活性，并提供了大量的IP核授權(quán)，使得基于FPGA的SoC設(shè)計(jì)方法迅速發(fā)展起來，成為了SoC原型機(jī)設(shè)計(jì)的主流方法。本文以表面肌電信號的解碼為基礎(chǔ)，詳細(xì)介紹了

2、基于FPGA的SoC系統(tǒng)設(shè)計(jì)方法。
　　論文闡述了肌電信號的產(chǎn)生機(jī)制和生理學(xué)特性，分析了在肌電信號采集過程中干擾信號的來源及特征，并針對干擾源提出完整的優(yōu)化改善方案。在此基礎(chǔ)上，設(shè)計(jì)硬件電路對微弱的肌電信號進(jìn)行放大，同時(shí)在硬件和軟件上對信號進(jìn)行濾波，提取出了具有較高信噪比和完整度的有用信號。對采集到的有用肌電信號進(jìn)行預(yù)處理和特征提取操作后，使用樸素貝葉斯分類器對其分析，提出了一種新的適合于肌電解碼的硬件結(jié)構(gòu)，采用邏輯電路實(shí)現(xiàn)解碼單

3、元，并且評估了硬件解碼的運(yùn)算性能。
　　在構(gòu)建基于FPGA的SoC系統(tǒng)中，對硬件平臺的資源和特性進(jìn)行了完整的介紹，并且分別構(gòu)建了系統(tǒng)硬件平臺和嵌入式軟件架構(gòu)，調(diào)用肌電解碼IP，完成了肌電解碼SoC系統(tǒng)的整體設(shè)計(jì)，設(shè)計(jì)過程表明軟硬件協(xié)同設(shè)計(jì)的方法可以顯著縮短開發(fā)周期，同時(shí)體現(xiàn)出其靈活的軟硬件重構(gòu)特性能夠滿足不同場合的設(shè)計(jì)需求。
　　論文設(shè)計(jì)了機(jī)械手臂移物操作的實(shí)驗(yàn)范式對系統(tǒng)進(jìn)行了整體驗(yàn)證，先通過軟硬件聯(lián)合仿真的方式對分類器進(jìn)行