PVT偏差容忍電路的快速自適應(yīng)頻率系統(tǒng)設(shè)計.pdf

1、隨著集成電路和移動終端的迅猛發(fā)展，人們對消費類電子產(chǎn)品性能的要求越來越高。然而，由于工藝、電壓和溫度(Process、Voltage& Temperature，PVT)等偏差因素的影響，數(shù)字集成電路設(shè)計通常為芯片預留較大的時序余量，來保證芯片在最壞情況下也能正常工作，但最壞情況時極少發(fā)生，這導致了性能和能量利用效率（效能）的浪費?；谄蠒r序監(jiān)測的自適應(yīng)頻率調(diào)節(jié)(Adaptive Frequency Scaling，AFS)技術(shù)，通過監(jiān)

2、測芯片時序自適應(yīng)調(diào)節(jié)系統(tǒng)頻率，可以有效釋放預留的時序余量提升性能，并抑制PVT偏差對電路的影響。
　　本文設(shè)計實現(xiàn)了一套基于片上時序監(jiān)測的自適應(yīng)頻率調(diào)節(jié)系統(tǒng)，通過在芯片關(guān)鍵路徑末端插入預測型時序監(jiān)測單元監(jiān)測芯片時序情況，并利用監(jiān)測結(jié)果動態(tài)調(diào)節(jié)系統(tǒng)頻率。本文首先提出了一款只有16個晶體管，可以在0.5V～1.1V寬電壓工作的新型時序監(jiān)測單元;然后，本文從理論上推導出監(jiān)測窗口寬度的影響因素，并提出了一種可在片上配置監(jiān)測窗口的電路結(jié)構(gòu);

3、隨后，本文設(shè)計了一款能在單周期降頻的快速時鐘調(diào)節(jié)電路，該電路可以實現(xiàn)在65MHz～1000MHz的頻率工作范圍內(nèi)快速調(diào)節(jié)頻率，以便在出現(xiàn)時序預警信號后立刻調(diào)節(jié)時鐘頻率，避免時序真正出錯;最后，本文搭建了HSIM-VCS混合仿真平臺，并對整個設(shè)計進行仿真驗證。
　　考慮到比特幣(Bitcoin)挖礦芯片對性能和效能需求迫切的特點，本文將AFS技術(shù)運用于比特幣芯片中，采用SMIC40nm CMOS工藝進行設(shè)計?？紤]到不同的工藝角和溫度