基于UVM可重用驗(yàn)證平臺(tái)的研究.pdf

1、隨著集成電路工藝與設(shè)計(jì)能力的不斷發(fā)展，SoC設(shè)計(jì)規(guī)模與復(fù)雜度持續(xù)增加。這使得SoC驗(yàn)證工作的難度也日益增長(zhǎng)，SoC的驗(yàn)證工作已成為集成電路設(shè)計(jì)過(guò)程中的嚴(yán)峻挑戰(zhàn)。本論文針對(duì)驗(yàn)證開(kāi)展研究，在研究分析SystemVerilog驗(yàn)證語(yǔ)言和通用驗(yàn)證方法學(xué)（UVM）的基礎(chǔ)上，對(duì)SoC/IP的驗(yàn)證特征與驗(yàn)證需求進(jìn)行分析，根據(jù)SoC中IP模塊的相關(guān)協(xié)議規(guī)格搭建了驗(yàn)證平臺(tái)，編寫(xiě)了通用驗(yàn)證組件。并根據(jù)驗(yàn)證方法、通用驗(yàn)證組件討論了如何將驗(yàn)證平臺(tái)重用于其他IP

2、模塊和系統(tǒng)級(jí)模塊等核心問(wèn)題。
　　在設(shè)計(jì)驗(yàn)證階段，首先分析了SoC體系結(jié)構(gòu)，提出驗(yàn)證需求。利用UVM搭建驗(yàn)證平臺(tái)。對(duì)于驗(yàn)證平臺(tái)的結(jié)構(gòu)，采用總線接口模型與抽象層次化結(jié)構(gòu)相結(jié)合的形式，為下一步SoC/IP驗(yàn)證平臺(tái)的設(shè)計(jì)實(shí)現(xiàn)打下基礎(chǔ)。為保證驗(yàn)證平臺(tái)具有可重用性的驗(yàn)證需求，文中選取 APB、UART總線接口模型作為通用組件，設(shè)計(jì)頂層控制模塊環(huán)境嵌套APB與UART通用組件子環(huán)境。在低層次組件中加入隨機(jī)約束、事務(wù)項(xiàng)、phase機(jī)制，實(shí)現(xiàn)驗(yàn)證

3、的隨機(jī)性、可控性。在驗(yàn)證實(shí)施階段，根據(jù)UART設(shè)計(jì)模塊，分解覆蓋點(diǎn)采用隨機(jī)事務(wù)級(jí)激勵(lì)編寫(xiě)測(cè)試項(xiàng)，在僅通過(guò)一條測(cè)試項(xiàng)的情況下，代碼覆蓋率與功能覆蓋率分別達(dá)到99.60％與100%，以此說(shuō)明該驗(yàn)證平臺(tái)有效提高了測(cè)試效率。仿真結(jié)束后自動(dòng)生成執(zhí)行報(bào)告，記錄驗(yàn)證環(huán)境運(yùn)行的驗(yàn)證組件、寄存器配置信息，并通過(guò)UVM_INFO標(biāo)示transaction傳輸時(shí)正確與錯(cuò)誤的信息。
　　在探究驗(yàn)證平臺(tái)可重用性階段，選取 SPI待測(cè)模塊，運(yùn)用相同的驗(yàn)證平臺(tái)