八位RISC-CPU設(shè)計(jì)和實(shí)現(xiàn).pdf_第1頁
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文檔簡介

1、本設(shè)計(jì)選題是基于與企業(yè)的一個(gè)合作項(xiàng)目，項(xiàng)目名稱是“集成電路設(shè)計(jì)工程師入職培訓(xùn)”課程建設(shè)，主要工作是以RISC-CPU為實(shí)例，開發(fā)一個(gè)集成電路設(shè)計(jì)流程。 RISC即精簡指令集計(jì)算機(jī)(ReducedInstructionSetComputer)的縮寫。RISC與一般的CPU相比不僅只是簡化了指令系統(tǒng)，而且是通過簡化指令系統(tǒng)使計(jì)算機(jī)的結(jié)構(gòu)更加簡單合理，從而提高了運(yùn)算速度。 本文對RISC-CPU的架構(gòu)進(jìn)行了探討，介紹了如何設(shè)計(jì)

2、RISC-CPU，并且立足于八位的RISC-CPU設(shè)計(jì)實(shí)例，以多種EDA工具——Cadence公司的NC-Verilog仿真工具，Synopsys公司的DesignCompiler邏輯綜合工具，Cadence公司的SOCEncounter布局布線工具，Mentor公司的Calibre版圖驗(yàn)證工具協(xié)同設(shè)計(jì)，系統(tǒng)而全面地介紹了RISC=CPU設(shè)計(jì)實(shí)例從模塊劃分、設(shè)計(jì)輸入、功能仿真、邏輯綜合、時(shí)序仿真、布局布線到版圖驗(yàn)證等各環(huán)節(jié)的流程和方法。

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