低功耗物理設(shè)計(jì).pdf

1、復(fù)旦大學(xué)碩士學(xué)位論文低功耗物理設(shè)計(jì)姓名：郭小川申請學(xué)位級別：碩士專業(yè)：電子與通信工程指導(dǎo)教師：曾曉洋20070526摘要在20世紀(jì)，Ic設(shè)計(jì)者主要關(guān)注速度、面積、成本、可靠性，其次才是功耗。而進(jìn)入21世紀(jì)，無線通訊產(chǎn)品和掌上電腦類便攜產(chǎn)品需要有限的電池容量可以支持盡可能長的待機(jī)時(shí)間，同時(shí)微處理器，圖形處理芯片和網(wǎng)絡(luò)芯片類產(chǎn)品出于封裝和散熱等方面的考慮，設(shè)計(jì)者也更加重視功耗的管理和優(yōu)化，低功耗已經(jīng)成為與面積和速度同等重要的設(shè)計(jì)目標(biāo)，在特定

2、領(lǐng)域，功耗指標(biāo)甚至成為第一大要素。如何降低芯片功耗已成為SoC設(shè)計(jì)的重大挑戰(zhàn)之一。為了滿足市場需求，芯片設(shè)計(jì)者不得不尋求一套快速，可靠的設(shè)計(jì)流程以便在設(shè)計(jì)的各個(gè)階段來降低系統(tǒng)功耗。CMOS功耗可以分為三個(gè)部分：電平轉(zhuǎn)換功耗，內(nèi)部功耗和漏電功耗。在130納米工藝技術(shù)之前，動(dòng)態(tài)功耗在芯片總功耗中主導(dǎo)地位，隨著晶體管尺寸的降低，漏電功耗的影響顯著增加，在65納米技術(shù)，漏電功耗已經(jīng)占到芯片功耗的50％。本文分別針對動(dòng)態(tài)功耗和漏電功耗講述了業(yè)界流

3、行的大規(guī)模集成電路設(shè)計(jì)過程中采用的功耗管理和優(yōu)化方法：在降低漏電功耗方面，文章介紹了各種漏電功耗優(yōu)化方法的基本原理，包括閾值電壓對漏電功耗的影響，多閾值電壓器件的應(yīng)用，對于輸入狀態(tài)決定靜態(tài)功耗的器件的邏輯等效輸入管腳的重新分配，通過開關(guān)控制模塊或器件的供電(MTcMOS)的應(yīng)用；在降低動(dòng)態(tài)功耗方面，文章介紹了應(yīng)用門控時(shí)鐘的設(shè)計(jì)方法，多供電電壓的設(shè)計(jì)原理和方法以及基于多電壓區(qū)域的電源網(wǎng)絡(luò)的構(gòu)建方法。對于每種功耗優(yōu)化方法，本文描述了電子設(shè)計(jì)