BESⅢμ子鑒別器VME數(shù)據(jù)讀出插件研究.pdf

1、本文作為BESⅢμ子鑒別器電子學(xué)讀出系統(tǒng)研究工作的一部分，主要完成了VME數(shù)據(jù)讀出插件的設(shè)計(jì)和由10個(gè)VME數(shù)據(jù)讀出插件組成的基于CBLT和MCST的插件陣列的設(shè)計(jì)。 BESⅢμ子鑒別器電子學(xué)系統(tǒng)由VME子系統(tǒng)和前端FEC(Front-End Circuit)子系統(tǒng)構(gòu)成。VME子系統(tǒng)由10塊VME數(shù)據(jù)讀出插件和1塊控制扇出插件組成，放置在探測(cè)器外部，通過30米屏蔽電纜與前端FEC子系統(tǒng)通訊。前端FEC子系統(tǒng)由572塊FEC構(gòu)成，

2、放置在探測(cè)器內(nèi)部，主要實(shí)現(xiàn)探測(cè)器信號(hào)的模數(shù)轉(zhuǎn)換、并行數(shù)據(jù)的觸發(fā)篩選、并串轉(zhuǎn)換及菊花鏈?zhǔn)郊?jí)聯(lián)發(fā)送。 基于FPGA的VME數(shù)據(jù)讀出插件需要實(shí)現(xiàn)的功能包括對(duì)前端系統(tǒng)的配置、控制及運(yùn)行狀態(tài)監(jiān)測(cè)，接收并壓縮前端系統(tǒng)按鏈組織的串行數(shù)據(jù)及進(jìn)行緩沖，按事例組織數(shù)掘及基于中斷的數(shù)據(jù)上傳等。 本文首先從整體上介紹了BESⅢμ子鑒別器電子學(xué)系統(tǒng)，包括前端FEC子系統(tǒng)的簡(jiǎn)單介紹和VME子系統(tǒng)的設(shè)計(jì)目標(biāo)。在VME子系統(tǒng)設(shè)計(jì)之前，出基于USB接口的

3、數(shù)據(jù)讀出卡和FEC鏈(1/40前端FEC子系統(tǒng))組成的原型樣機(jī)已經(jīng)設(shè)計(jì)成功，因此VME子系統(tǒng)的設(shè)計(jì)是以系統(tǒng)需求、前端FEC子系統(tǒng)接口和VME協(xié)議為基礎(chǔ)的。 本文的重點(diǎn)內(nèi)容包括系統(tǒng)硬件設(shè)計(jì)、接口FPGA邏輯設(shè)計(jì)和數(shù)據(jù)鏈控制FPGA邏輯設(shè)計(jì)三部分。在系統(tǒng)硬件設(shè)計(jì)部分，根據(jù)設(shè)計(jì)目標(biāo)，包括針對(duì)VME總線信號(hào)接收及驅(qū)動(dòng)、數(shù)據(jù)緩沖容量、FPGA配置方式、I/O引腳數(shù)目等需求，制定了一整套的設(shè)計(jì)方案。在VME數(shù)據(jù)讀出插件上，使用了兩種不同的F

4、PGA分別實(shí)現(xiàn)了VME總線接口和數(shù)據(jù)鏈控制功能。本文用兩章詳細(xì)介紹了兩種FPGA邏輯的設(shè)計(jì)，包括基于VME 64XP協(xié)議的接口、命令發(fā)送、配置數(shù)據(jù)發(fā)送、FEC數(shù)據(jù)解碼緩沖、自檢模式、Pattern監(jiān)測(cè)等功能的實(shí)現(xiàn)方法。 最后介紹了VME控制器和上位機(jī)的軟件設(shè)計(jì)及系統(tǒng)測(cè)試方法、結(jié)果。由于BESⅢ工程規(guī)模龐大、子系統(tǒng)眾多，在早期無法為各子系統(tǒng)提供完整的測(cè)試平臺(tái)，這就要求各子系統(tǒng)具有完整的自檢測(cè)試方案。在VME子系統(tǒng)設(shè)計(jì)完成后，μ子鑒