基于FPGA的神經(jīng)網(wǎng)絡(luò)控制器設(shè)計方法研究.pdf

1、近年來神經(jīng)網(wǎng)絡(luò)在智能控制、模式識別等領(lǐng)域中得到日益廣泛的應(yīng)用。傳統(tǒng)的基于通用處理器的軟件神經(jīng)網(wǎng)絡(luò)控制實現(xiàn)方法存在兩個問題：一是并行程度較低，計算速度較慢；二是難以滿足許多嵌入式系統(tǒng)在成本、功耗及尺寸方面的苛刻要求。為此，神經(jīng)網(wǎng)絡(luò)專用硬件實現(xiàn)的方法被提出。神經(jīng)網(wǎng)絡(luò)硬件實現(xiàn)分為以下幾類：基于現(xiàn)場可編程邏輯門陣列(FPGA)的實現(xiàn)；基于數(shù)字信號處理器(DSP)的實現(xiàn)；基于專用集成電路(ASIC)的實現(xiàn)。其中基于FPGA的硬件神經(jīng)網(wǎng)絡(luò)由于其特有

2、的高速并行性和可重復(fù)擦寫的特性成為最合適的硬件神經(jīng)網(wǎng)絡(luò)控制器實現(xiàn)芯片。
　　 本文主要研究神經(jīng)網(wǎng)絡(luò)的硬件實現(xiàn)問題，在比較幾種神經(jīng)網(wǎng)絡(luò)可行性的基礎(chǔ)上，選用了BP神經(jīng)網(wǎng)絡(luò)作為硬件神經(jīng)網(wǎng)絡(luò)控制器實現(xiàn)的神經(jīng)網(wǎng)絡(luò)模型。由于硬件上FPGA資源有限，F(xiàn)PGA實現(xiàn)神經(jīng)網(wǎng)絡(luò)模型的精度取決于FPGA中數(shù)據(jù)的表示方示和激勵函數(shù)的逼近精度。本課題就是在FPGA中數(shù)據(jù)表示方法和對典型激勵函數(shù)SIMOID函數(shù)的逼近上以及乘法器的設(shè)計上采用優(yōu)化的設(shè)計方法以實