基于UVM的UART驗(yàn)證環(huán)境開發(fā).pdf

1、隨著集成電路已經(jīng)進(jìn)入后摩爾時(shí)代，電路的復(fù)雜性日益提高，因此驗(yàn)證工作的難度也越來越高，隨著驗(yàn)證要求的提高，在實(shí)際生產(chǎn)中，傳統(tǒng)的直接驗(yàn)證已經(jīng)越來越難以滿足設(shè)計(jì)的需求。為了使產(chǎn)品更加具有競(jìng)爭(zhēng)力，在激烈的市場(chǎng)競(jìng)爭(zhēng)中獲取有利地位，在確保功能正確的前提下，提高代碼復(fù)用率，縮短驗(yàn)證周期成了各個(gè)公司縮短產(chǎn)品上市周期的重要方法。為此，就需要采用更有效的驗(yàn)證方法，使得驗(yàn)證工作更加有效。
　　在市場(chǎng)的驅(qū)動(dòng)下，驗(yàn)證工作日益成熟，漸漸獨(dú)成一體。基于Syst

2、em Verilog的UVM驗(yàn)證具有很高的抽象性，可以通過產(chǎn)生受約束的隨機(jī)激勵(lì)來提高代碼覆蓋率，使得驗(yàn)證效率大大提高。此外，由于UVM各個(gè)模塊功能劃分明確，使得各個(gè)模塊具有一定的獨(dú)立性，這樣可以很好的提高代碼復(fù)用率，從而在長(zhǎng)遠(yuǎn)上，大大縮短后期新開發(fā)的產(chǎn)品上市周期。由于以上各項(xiàng)優(yōu)點(diǎn)，基于System Verilog的UVM驗(yàn)證已經(jīng)成為多家IC公司驗(yàn)證的主流，并且還在不斷發(fā)展。
　　本文的驗(yàn)證對(duì)象是在華虹集成電路有限責(zé)任公司實(shí)習(xí)時(shí)所參

3、加的TPCM項(xiàng)目中的一款MCU中的由公司設(shè)計(jì)人員自主設(shè)計(jì)的UART(通用異步收發(fā)傳輸器)模塊。此款UART是在通用UART的基本功能上加以增強(qiáng)而來的，相對(duì)于通用UART，多了多機(jī)通訊以及錯(cuò)誤位檢測(cè)功能，并且多了模式0，在數(shù)據(jù)幀結(jié)構(gòu)上有所不同。通過對(duì)UVM驗(yàn)證平臺(tái)的基本組成，常用的標(biāo)準(zhǔn)庫進(jìn)行學(xué)習(xí)研究，并對(duì)各個(gè)組成模塊的功能以及各個(gè)模塊間的聯(lián)系進(jìn)行分析研究，利用UVM驗(yàn)證方法學(xué)，搭建適合UART驗(yàn)證的環(huán)境，并且為后期系統(tǒng)級(jí)驗(yàn)證做準(zhǔn)備，在搭建

4、驗(yàn)證平臺(tái)時(shí)采用AMBA2.0總線架構(gòu)，雖然這會(huì)增加驗(yàn)證平臺(tái)的搭建難度，但是提高了代碼復(fù)用率，是本文的重點(diǎn)。通過對(duì)UART功能進(jìn)行研究分析，分析UART的工作特點(diǎn)，利用UVM驗(yàn)證方法學(xué)的特點(diǎn)，由Sequence模塊產(chǎn)生相應(yīng)的受約束的隨機(jī)激勵(lì)，通過Monitor模塊監(jiān)視需要驗(yàn)證的UART模塊的輸出，并且由Scoreboard模塊進(jìn)行結(jié)果自動(dòng)比較。在驗(yàn)證平臺(tái)搭建完成后，為了排除由于驗(yàn)證環(huán)境的問題而導(dǎo)致的結(jié)果不正確，需要對(duì)驗(yàn)證平臺(tái)進(jìn)行調(diào)試。在這