應(yīng)用于鎖相環(huán)的低功耗帶隙基準(zhǔn)電路研究與設(shè)計(jì).pdf

1、隨著智能手機(jī)和移動(dòng)通信設(shè)備的普及，無(wú)線通訊系統(tǒng)得到了快速地發(fā)展，更高的集成度和更低的成本及功耗成為射頻芯片研究熱點(diǎn)。鎖相環(huán)作為射頻芯片中的重要模塊，也必須具備低時(shí)鐘抖動(dòng)、低相位噪聲和低功耗的特點(diǎn)。
　　由于電源噪聲對(duì) PLL的時(shí)鐘抖動(dòng)和相位噪聲有很大的影響，所以需要高電源電壓抑制比的基準(zhǔn)源電路，用于抑制電源噪聲。
　　本文提出一種高電源電壓抑制比、超低功耗、無(wú)片上電阻的帶隙基準(zhǔn)源。采用Oguey電流源結(jié)構(gòu)來(lái)減小靜態(tài)電流，以降

2、低功耗；采用共源共柵電流鏡以提高電源電壓抑制比和電壓調(diào)整率。電路基于SMIC0.18-μm CMOS工藝進(jìn)行設(shè)計(jì)并流片。測(cè)試結(jié)果表明，在溫度范圍25℃-100℃內(nèi)，溫漂系數(shù)為66 ppm/℃，電源電壓范圍為1.8V-3.3V時(shí)，電壓調(diào)整率為0.9％，在100 Hz時(shí)，電源電壓抑制比為-49 dB。電路功耗僅為200 nW，芯片面積為0.01 mm2。
　　為了進(jìn)一步適應(yīng)鎖相環(huán)低功耗、小面積的發(fā)展趨勢(shì)，在上述電壓基準(zhǔn)源的基礎(chǔ)上，提出