芯片外圍接口的靜電防護電路及版圖設(shè)計.pdf

1、物體表面過剩或不足的靜止電子，就是靜電，靜電是正負電荷失去平衡的結(jié)果。靜電放電是指的是由于直接接觸或電感應(yīng)產(chǎn)生的電荷轉(zhuǎn)移。靜電放電現(xiàn)象產(chǎn)生的影響對大部分電子產(chǎn)品來說幾乎是致命的，對于微電子產(chǎn)品的影響更甚。靜電放電（ESD）產(chǎn)生的瞬間能量會損壞絕大部分的半導體器件和半導體集成電路，導致芯片癱瘓，為了保護芯片內(nèi)部電路，我們有必要在芯片的外圍接口處設(shè)置靜電防護電路以旁路ESD電流。
　　本論文首先介紹了靜電放電的概念，靜電放電保護技術(shù)的

2、發(fā)展以及靜電放電對芯片的嚴重危害，在這個基礎(chǔ)上再詳盡的列出了靜電放電的幾種基本模型，ESD失效模式及失效機理，ESD防護電路的設(shè)計結(jié)構(gòu)，ESD失效電壓測試原理機制，以及ESD版圖的一些注意事項工藝等內(nèi)容，以這些資料作為理論基礎(chǔ)，再研究設(shè)計了一款靜電放電保護電路。
　　本論文的題目為芯片外圍接口的靜電防護電路及版圖設(shè)計。基于GGNMOS（柵地NMOS）管有一個橫向的寄生NPN管，這個橫向寄生的NPN管產(chǎn)生雪崩擊穿時能夠旁路掉靜電放電

3、產(chǎn)生的大電流，該靜電放電保護電路采用的GGNMOS結(jié)構(gòu)的設(shè)計電路。本設(shè)計的主要設(shè)計內(nèi)容為版圖設(shè)計。版圖設(shè)計是在cadence平臺設(shè)計的。一般的靜電防護電路有柵指和多邊形兩種結(jié)構(gòu)，由于多邊形結(jié)構(gòu)的版圖相對于柵指結(jié)構(gòu)有能夠使靜電放電電流均勻的泄放等優(yōu)點，本電路的版圖設(shè)計采用的八邊形結(jié)構(gòu)設(shè)計。使用的是silterra公司的0.18um的CMOS工藝。為了使ESD保護電路性能更為完善，應(yīng)用了Saliside工藝。在最后用ESD測試機器KEYTE