基于RRNS雙錯誤糾錯算法研究.pdf

1、隨著信息技術(shù)迅猛發(fā)展的今天，人們對超大規(guī)模集成電路Very Large Scale I ntegration(VLSI)技術(shù)的要求日趨增高。目前集成電路工藝尺寸已經(jīng)快接近極限了，摩爾定律也即將面臨失效。于是，人們對提高電路或系統(tǒng)性能的方式不再僅僅只靠縮小工藝尺寸來實現(xiàn)了，而是希望通過對算法前端進(jìn)行改進(jìn)優(yōu)化等方式來解決系統(tǒng)速度，面積以及低功耗等難題。
　　在日益復(fù)雜的各種系統(tǒng)中，如通信系統(tǒng)、圖像處理系統(tǒng)、密碼系統(tǒng)、雷達(dá)系統(tǒng)、數(shù)據(jù)處理

2、系統(tǒng)等等均面臨著VLSI性能的問題，于是并行處理技術(shù)成為各個領(lǐng)域研究的對象。而余數(shù)系統(tǒng)(RNS)就是一個典型的并行數(shù)值表征系統(tǒng)，具有許多優(yōu)良特性，如并行性、無權(quán)性、容錯性等等，故成為重點研究對象之一。在距今20多年里，余數(shù)系統(tǒng)在數(shù)字信號處理以及通信領(lǐng)域的研究越來越多，國內(nèi)外的研究成果也頗多。而目前對于余數(shù)系統(tǒng)的研究越來越多集中在容錯性方向，通過編碼譯碼算法使信號在余數(shù)系統(tǒng)中并行傳輸?shù)竭_(dá)后能夠?qū)λM(jìn)行檢錯糾錯恢復(fù)正確余數(shù)向量，從而有效增強(qiáng)

3、系統(tǒng)的可靠性。
　　基于以上情況，本文圍繞余數(shù)系統(tǒng)糾錯方向進(jìn)行了深入研究，目前已有的糾錯算法均存在以下幾個問題：1.大部分糾錯算法都停留在單個余數(shù)錯誤糾錯上，并沒有進(jìn)行2個或2個以上糾錯的深入研究；2.現(xiàn)有的雙錯誤或多個糾錯算法復(fù)雜度太高以及VLSI性能較差，比如延時、面積太大等；本文從以上兩個問題出發(fā)，研究了基于RRNS雙錯誤糾錯算法，明顯降低了算法復(fù)雜度，提升了VLSI性能。
　　本文針對以上問題，提出基于冗余余數(shù)系統(tǒng)(

4、RRNS)的雙錯誤糾錯算法研究，主要內(nèi)容如下：
　　1.擴(kuò)展了一種雙錯誤糾錯算法理論以及提出了改進(jìn)糾錯算法理論(非冗余部分)，雙錯誤糾錯算法理論是基于修正糾正子進(jìn)行糾錯，首先建立糾正子與錯誤之間的映射關(guān)系，然后為減小延時通過降低模值來引入近似糾正子概念并將其送入多通道修正為修正糾正子，接著采用多個映射表來映射錯誤輸出；改進(jìn)糾錯算法理論是基于近似糾正子進(jìn)行糾錯，通過遍歷量值所有可能值直接建立近似糾正子與錯誤的映射關(guān)系，從而達(dá)到只需一

5、個映射表完成檢錯及后續(xù)糾錯過程。本文對冗余部分糾錯提出了兩種算法：冗余修正匹配算法和冗余遍歷映射算法，并給出了理論說明。
　　2.根據(jù)修正糾正子糾錯算法理論及近似糾正子糾錯算法理論建立了兩種基于RRNS譯碼糾錯算法體系架構(gòu)。這兩種架構(gòu)主要包含三大模塊：近似基擴(kuò)展與近似糾正子計算模塊、檢錯模塊以及糾錯模塊。在這兩種架構(gòu)中，所有余數(shù)送入獨立并行運算通道，互不干擾，完成近似糾正子計算。這兩種架構(gòu)區(qū)別僅在于檢錯模塊，第一種架構(gòu)基于修正糾正

6、子進(jìn)行檢錯，第二種架構(gòu)基于近似糾正子進(jìn)行檢錯。糾錯模塊均為通過OR與MUX門來逐級糾錯選擇，這種基于差錯映射的架構(gòu)既提升了系統(tǒng)速度又節(jié)省了硬件資源?？紤]到兼容性問題，本文也對該算法架構(gòu)糾單個錯誤進(jìn)行了分析討論。
　　3.對本文算法完成Verilog HDL代碼編寫并搭建VCS測試平臺進(jìn)行驗證，為實現(xiàn)完整驗證并進(jìn)一步搭建基于 FPGA的測試平臺對本文算法進(jìn)行驗證。最后采用Design Compiler工具并使用SMIC90工藝庫完成

7、代碼設(shè)計綜合并進(jìn)行門級仿真以及形式驗證。本文也做了兼容1個錯誤的驗證，通過生成單錯誤映射表再搭建對應(yīng)的測試平臺進(jìn)行驗證，保證本文算法可以兼容單個錯誤糾錯。本文映射表地址生成均通過matlab編程得出再導(dǎo)入Verilog中。
　　4.本文對國外典型的兩種基于 RRNS的雙錯誤或多個錯誤糾錯算法進(jìn)行了介紹：基于一致性方程檢測的雙錯誤糾錯算法與基于中國剩余定理(CRT)的迭代改進(jìn)糾錯算法。對這兩種算法進(jìn)行了代碼設(shè)計、驗證及綜合，用于對比

8、本文算法的性能。本文對有效動態(tài)范圍位寬W=∑ki=1[log2mi]=30bit的各算法將從延時，面積等性能方面進(jìn)行對比評估，其中本文修正算法較對比兩種算法延時分別減少70.9％和74.3%，而面積則分別增加了44.9%和184%，本文近似算法較對比兩種算法延時分別減少74.7%和77.7%，面積則一個減少了30.9%而較另一個增加了35.3%；從“delay×area”性能角度綜合對比，本文修正算法較對比算法分別較少了57.8%和27

9、.1%，本文近似算法較對比算法分別減少了82.5%和69.9%，故本文算法更適合 VLSI實現(xiàn)。為評估各算法在不同有效動態(tài)范圍的性能趨勢，還做了8bit、16bit的對比分析，其中為8bit時，本文修正算法較文獻(xiàn)兩種算法綜合對比分別減少了61.5%和93.5%，本文近似算法則分別減少了84.1%和97.3%；為16bit時，本文修正算法較文獻(xiàn)兩種算法綜合對比分別減少了65.0%和62.0%，本文近似算法則分別減少了82.2%和80.6%