高速高精度電流舵數(shù)模轉(zhuǎn)換器關(guān)鍵設(shè)計(jì)技術(shù)的研究與實(shí)現(xiàn).pdf

1、在有線或者無線通訊、視頻信號(hào)處理、直接數(shù)字信號(hào)合成等應(yīng)用領(lǐng)域，高速高精度數(shù)模轉(zhuǎn)換器(DAC)的性能在很大程度上已經(jīng)成為了整個(gè)系統(tǒng)性能的瓶頸。電流舵DAC由于其結(jié)構(gòu)本征的高速特性和較好的驅(qū)動(dòng)能力，被廣泛應(yīng)用在高速高精度領(lǐng)域。但是，由于影響電流舵DAC特性的因素很多，這給芯片的設(shè)計(jì)帶來了一定的困難。本文主要針對(duì)電流舵DAC的設(shè)計(jì)難點(diǎn)，對(duì)設(shè)計(jì)關(guān)鍵技術(shù)進(jìn)行了研究，并實(shí)現(xiàn)驗(yàn)證。
　　本文系統(tǒng)地分析了影響DAC特性的誤差源，并對(duì)其所造成的性能

2、下降進(jìn)行了定性或定量的分析。這些誤差源產(chǎn)生了包括靜態(tài)的和動(dòng)態(tài)的誤差，分別在輸入信號(hào)為低頻和高頻時(shí)占據(jù)主導(dǎo)。DAC中的靜態(tài)誤差主要為幅值誤差，包括了與工藝相關(guān)的失配誤差和與電流源位置相關(guān)的梯度性誤差。動(dòng)態(tài)誤差主要有時(shí)序誤差、時(shí)鐘抖動(dòng)、有限輸出阻抗、輸出波動(dòng)效應(yīng)、開關(guān)瞬態(tài)非線性等。這些動(dòng)態(tài)誤差源有的直接使DAC的輸出產(chǎn)生諧波失真，有的會(huì)通過二階效應(yīng)的影響給DAC造成非線性失真。DAC的失真是這些誤差所造成的失真量之和，通常這些誤差源對(duì)DAC

3、的影響會(huì)在不同頻率范圍下起主導(dǎo)作用。本文通過研究分析可以將各誤差源對(duì)DAC動(dòng)態(tài)特性影響的圖譜歸納為:在直流至低輸入頻率時(shí)，靜態(tài)幅值誤差與有限輸出電阻占據(jù)主要作用;隨著輸入頻率的增大，時(shí)序誤差對(duì)DAC動(dòng)態(tài)性能的影響漸漸增強(qiáng);當(dāng)信號(hào)頻率繼續(xù)上升時(shí)，DAC動(dòng)態(tài)的性能受輸出波動(dòng)效應(yīng)以及開關(guān)瞬態(tài)非線性造成的二階誤差影響很大，其隨信號(hào)頻率的上升以-20dB每十倍頻的速度下降;當(dāng)信號(hào)頻率很高時(shí)，DAC的有限輸出阻抗所造成的失真占據(jù)了主導(dǎo)，使DAC的動(dòng)

4、態(tài)性能以-40dB每十倍頻的速度下降。
　　本文基于對(duì)DAC中誤差源的分析提出了相應(yīng)的設(shè)計(jì)策略和方案:包括DAC的5+3+4分段策略;一種溫度計(jì)譯碼快速求解方法和一種冗余行列譯碼方式;共中心梯度補(bǔ)償?shù)碾娏髟搓嚵信挪挤桨?提高DAC輸出阻抗的有效方式;抑制輸出波動(dòng)效應(yīng)的策略;適用于高速DAC的開關(guān)信號(hào)特征;一種適用于產(chǎn)生低擺幅開關(guān)信號(hào)的驅(qū)動(dòng)電路的結(jié)構(gòu)。
　　此外，本文還針對(duì)時(shí)域誤差提出了一種動(dòng)態(tài)校正技術(shù)，該校正技術(shù)采用時(shí)間差放

5、大器(TDA)對(duì)被校正通路和參考通路的延遲差進(jìn)行檢測(cè)和放大，然后利用時(shí)數(shù)轉(zhuǎn)換器(TDC)將放大的延遲差量化為數(shù)字量，并驅(qū)動(dòng)被校正信號(hào)通路中的數(shù)字控制延遲線(DDL)對(duì)延遲誤差進(jìn)行補(bǔ)償，從而使其與參考通路達(dá)到相對(duì)同步。該校正方法結(jié)構(gòu)簡單，校正系統(tǒng)中模擬電路較少，容易在版圖中進(jìn)行匹配提高校正精度。同時(shí)，校正電路本身的誤差作為公共的誤差使得其不會(huì)在各信號(hào)通路間引入額外的失配延遲誤差。本文通過前、后仿真的驗(yàn)證表明了所提出的校正方法對(duì)時(shí)域誤差進(jìn)行

6、校正的有效性。
　　根據(jù)所提出的設(shè)計(jì)方案，本文在TSMC0.18μm工藝下設(shè)計(jì)實(shí)現(xiàn)了一款12位400MS/s采樣率的本征精度(Intrinsic Accuracy)電流舵DAC原型電路，該電路采用5+3+4的分段方式，核心電路面積為1.44mm2。經(jīng)測(cè)試，該DAC的DNL和INL均優(yōu)于±0.6LSB，表明在沒有靜態(tài)校正的情況下，DAC中電流源MOS管的尺寸選擇合理，電流源陣列的布局方式有效。在DAC工作在400MS/s采樣率時(shí)，其