0.18μmcmos工藝下40gbps發(fā)送端pcs的實現(xiàn)

1、I m p l e m e n t a t i o n o f 4 0 G b p s T X P C Si n0 ·1 8 p m C M o S T e c h n o l o g yA T h e s i sS u b m i t t e d t oS o u t h e a s t U n i V e r s 時F o r t h e D e 鏟e eo f M a s t e r o f E n g i n e e

2、r i n gB YL u J i a f e n g VS u p e r v i s e d b yP r o fH u Q i n g s h e n gS c h o o l o f I n f ．o m a t i o nS c i e n c e a n d E n g i n e e r i n gS o u t l l e a s tU 1 1 i V e r s i 夠M a r c h 2 0 1 4摘要摘要2 0

3、1 0 年6 月，I E E E 對外宣布，I E E E 8 0 2 ．3 b a 標準，即4 0 ／1 0 0 G b p s 以太網(wǎng)標準獲批，首個規(guī)范將同時使用兩種新的以太網(wǎng)速率。該標準組織稱，這一標準將為新一波高速的以太網(wǎng)服務器連通性和核心交換產(chǎn)品鋪平發(fā)展之路。然而，這也給P C S 的實現(xiàn)帶來了新的挑戰(zhàn)。相對于I E E E 8 0 2 ．3 a e 標準的l O G b p s 的P C S ，I E E E8 0 2 ．3

4、 b a 標準的4 0 G b p s 的6 4 B ／6 6 B 編碼器的時鐘頻率需要提升4 倍，使得在同一工藝，比如0 ．1 8 斗mC M O S 工藝下，編碼器的實現(xiàn)難度加大。除此之外，傳統(tǒng)的并行擾碼器的性能也需要改進，以滿足4 0 G b p s 高數(shù)據(jù)率的要求。本文主要研究在O ．1 8 “m C M O S 工藝下基于I E E E 8 0 2 ．3 b a 標準的4 0 G b p s 發(fā)送端P C S的設計與實現(xiàn)。發(fā)送

5、端P C S 主要包含四個模塊，分別為：6 4 B ／6 6 B 編碼器、擾碼器、塊分發(fā)器以及對齊標志插入器。為了實現(xiàn)高數(shù)據(jù)率，對復雜的組合邏輯進行了優(yōu)化，并采用了流水線技術(shù)。還通過將龐大的異或邏輯分割為較小的部分并插入寄存器，使傳統(tǒng)的并行擾碼器的工作速度得到很大的提升。通過精心設計的基于寄存器的塊分發(fā)器和變速箱則達到了節(jié)省資源、降低功耗的目的。對于因?qū)R標志的插入而造成的數(shù)據(jù)率差異的補償，則通過周期性地刪除空閑控制字符來實現(xiàn)。除此之外

6、，為了方便芯片的測試，在芯片內(nèi)部還專門設計了一個激勵器。最后，本文給出了芯片的測試方案。本設計已經(jīng)在O ．1 8 “mC M O S 工藝下實現(xiàn)并流片，包括激勵電路和I ／O 焊盤在內(nèi)的整個芯片包括面積為1 3 0 0 “m ×1 3 2 0 ¨m 。后仿真結(jié)果顯示，在6 2 5 Ⅻz 的工作頻率下，電路功能正確，達到了4 0 G b p s 的數(shù)據(jù)率要求。關(guān)鍵字：6 4 B ／6 6 B ，流水線，高速，發(fā)送端P