電子設(shè)計(jì)自動(dòng)化技術(shù)答案分解

1、第一章第一章1111EDAEDA技術(shù)與技術(shù)與ASICASIC設(shè)計(jì)和設(shè)計(jì)和FPGAFPGA開發(fā)有什么關(guān)系開發(fā)有什么關(guān)系P3~4P3~4答：利用答：利用EDAEDA技術(shù)技術(shù)進(jìn)行進(jìn)行電子系統(tǒng)設(shè)計(jì)電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成的最后目標(biāo)是完成專用集成電路專用集成電路ASICASIC的設(shè)的設(shè)計(jì)和實(shí)現(xiàn)計(jì)和實(shí)現(xiàn)；FPGAFPGA和CPLDCPLD是實(shí)現(xiàn)這一途徑的是實(shí)現(xiàn)這一途徑的主流器件主流器件。FPGAFPGA和CPLDCPLD通常也被稱通常也被稱為可

2、編程專用可編程專用ICIC，或，或可編程可編程ASICASIC。FPGAFPGA和CPLDCPLD的應(yīng)用是的應(yīng)用是EDAEDA技術(shù)有機(jī)融合軟技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、硬件電子設(shè)計(jì)技術(shù)、SoCSoC（片上系統(tǒng)）和（片上系統(tǒng)）和ASICASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋?，F(xiàn)最典型的詮釋。1212與軟件描述語言相比，與軟件描述語言相比，VHDLVHDL有什么特點(diǎn)有什么特點(diǎn)P6P6答：編譯器將軟

3、件程序翻譯成基于某種特定答：編譯器將軟件程序翻譯成基于某種特定CPUCPU的機(jī)器代碼，這種代碼僅限于的機(jī)器代碼，這種代碼僅限于這種這種CPUCPU而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CPUCPU的硬件的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器綜合器將VHDLVHDL程序轉(zhuǎn)化程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)目標(biāo)是底層

4、的電路結(jié)構(gòu)網(wǎng)表文件網(wǎng)表文件，這種滿足，這種滿足VHDLVHDL設(shè)計(jì)程序功能描述的電路結(jié)設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將VHDL(VHDL(硬件描硬件描述語言述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動(dòng)性能動(dòng)性和創(chuàng)造性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的，它不

5、是機(jī)械的一一對(duì)應(yīng)式的“翻譯翻譯”，而是根據(jù)設(shè)計(jì)庫、工藝庫以，而是根據(jù)設(shè)計(jì)庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。l3l3什么是綜合什么是綜合有哪些類型有哪些類型綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么P5P5什么是綜合什么是綜合答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行

6、為和功能用行為和功能層次表達(dá)的電子系統(tǒng)層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為轉(zhuǎn)換為低層次低層次的便于的便于具體實(shí)現(xiàn)的模塊組合裝配具體實(shí)現(xiàn)的模塊組合裝配的過程。的過程。有哪些類型有哪些類型答：答：(1)(1)從自然語言轉(zhuǎn)換到從自然語言轉(zhuǎn)換到VHDLVHDL語言算法表示，即語言算法表示，即自然語言綜自然語言綜合。(2)(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTranspt(RegisterTransptLevelL

7、evel，RTL)RTL)，即，即從行為域到結(jié)構(gòu)域的綜合，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合行為綜合。(3)(3)從RTLRTL級(jí)表示轉(zhuǎn)換到邏輯門級(jí)表示轉(zhuǎn)換到邏輯門(包括包括觸發(fā)器觸發(fā)器)的表示，即的表示，即邏輯綜合邏輯綜合。(4)(4)從邏輯門表示轉(zhuǎn)換到版圖表示從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC(ASIC設(shè)計(jì)設(shè)計(jì))，或轉(zhuǎn)換到或轉(zhuǎn)換到FPGAFPGA的配置網(wǎng)表文件，可稱為的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合版圖綜合或結(jié)構(gòu)綜合。綜

8、合在電子設(shè)計(jì)自動(dòng)化中的地位是什么綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么答：是核心地位（見圖答：是核心地位（見圖1313）。綜合器）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDLVHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫信息工藝庫信息，以及獲得優(yōu)化綜合的，以及獲得優(yōu)化綜合的諸多約諸多約束條件信息束條件信息；根據(jù)

9、；根據(jù)工藝庫和約束條件信息工藝庫和約束條件信息，將，將VHDLVHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息信息。1414在EDAEDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么P7~10P7~10答：在答：在EDAEDA技術(shù)應(yīng)用中，技術(shù)應(yīng)用中，自頂向下自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)環(huán)節(jié)逐步求精逐步求精的過程。的過程。151

10、5IPIP在EDAEDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么技術(shù)的應(yīng)用和發(fā)展中的意義是什么P11~12P11~12硬件結(jié)構(gòu)細(xì)節(jié)的信息硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡優(yōu)化算法以及計(jì)算機(jī)軟件，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理）；等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理）；仿真器仿真器（作用：（作用：行為模型的表達(dá)行為模型的表達(dá)、電子系統(tǒng)的建電子系統(tǒng)的建模、邏輯電路邏輯電路的驗(yàn)證驗(yàn)證及門級(jí)系統(tǒng)的測試門級(jí)系統(tǒng)的測試）

11、；）；適配器適配器（作用：完成目標(biāo)系統(tǒng)在器（作用：完成目標(biāo)系統(tǒng)在器件上的件上的布局布局和布線布線）；）；下載器下載器（作用：把設(shè)計(jì)結(jié)（作用：把設(shè)計(jì)結(jié)果信息下載到對(duì)應(yīng)的實(shí)際器果信息下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)）。，實(shí)現(xiàn)硬件設(shè)計(jì)）。第三章第三章3131OLMCOLMC（輸出邏輯宏單元）（輸出邏輯宏單元）有何功能有何功能說明說明GALGAL是怎樣實(shí)現(xiàn)可編程組合電路與是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。時(shí)序電路的。P34~36P34~3

12、6OLMCOLMC有何功能有何功能答：答：OLMCOLMC單元設(shè)有多種組態(tài)單元設(shè)有多種組態(tài)，可配置成，可配置成專用組合輸出專用組合輸出、專用輸專用輸入、組合輸出雙向口組合輸出雙向口、寄存器輸出寄存器輸出、寄存器輸出雙向口寄存器輸出雙向口等。等。說明說明GALGAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的答：答：GALGAL（通用陣列邏輯器（通用陣列邏輯器件）是通過對(duì)其中的件）是通過對(duì)其中的OLMCOLMC

13、（輸出邏輯宏單元）的編程和（輸出邏輯宏單元）的編程和三種模式配置三種模式配置（寄存器寄存器模式模式、復(fù)合模式復(fù)合模式、簡單模式簡單模式），實(shí)現(xiàn)），實(shí)現(xiàn)組合電路組合電路與時(shí)序電路時(shí)序電路設(shè)計(jì)的。設(shè)計(jì)的。3232什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)P33~34P33~34，4040答：答：GALGAL、CPLDCPLD之類都是之類都是基于乘積項(xiàng)基于乘積項(xiàng)的可編程可編程結(jié)構(gòu)；即包含有結(jié)構(gòu)；即包含有可編程與陣列可編程

14、與陣列和固定的或陣列固定的或陣列的PALPAL（可編程陣列邏輯）（可編程陣列邏輯）器件構(gòu)成。器件構(gòu)成。3333什么是基于查找表的可編程邏輯結(jié)構(gòu)什么是基于查找表的可編程邏輯結(jié)構(gòu)P40~41P40~41答：答：FPGAFPGA（現(xiàn)場可編程門陣列）是（現(xiàn)場可編程門陣列）是基于查找表基于查找表的可編程邏輯結(jié)構(gòu)可編程邏輯結(jié)構(gòu)。3434FPGAFPGA系列器件中的系列器件中的LABLAB有何作用有何作用P43~45P43~45答：答：FPGAFPG

15、A（CycloneCycloneCycloneCycloneIIII）系列器件主要由）系列器件主要由邏輯陣列塊邏輯陣列塊LABLAB、嵌入式存儲(chǔ)嵌入式存儲(chǔ)器塊（器塊（EABEAB）、IOIO單元單元、嵌入式硬件乘法器嵌入式硬件乘法器和PLLPLL等模塊構(gòu)成；其中等模塊構(gòu)成；其中LABLAB（邏（邏輯陣列塊）由一系列相鄰的輯陣列塊）由一系列相鄰的LELE（邏輯單元）構(gòu)成的（邏輯單元）構(gòu)成的；FPGAFPGA可編程資源主要來自可編程資源主要

16、來自邏輯陣列塊邏輯陣列塊LABLAB。3535與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)P47~50P47~50答：使用答：使用BSTBST（邊界掃描測試）（邊界掃描測試）規(guī)范測試，規(guī)范測試，不必使用物理探針不必使用物理探針，可在器件正常，可在器件正常工作時(shí)在系統(tǒng)工作時(shí)在系統(tǒng)捕獲測量的功能數(shù)據(jù)捕獲測量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測試法和?？朔鹘y(tǒng)的外探針測試法和“針床針床”夾具夾具測試法來無法對(duì)

17、測試法來無法對(duì)ICIC內(nèi)部節(jié)點(diǎn)無法測試的難題。內(nèi)部節(jié)點(diǎn)無法測試的難題。3636解釋編程與配置這兩個(gè)概念。解釋編程與配置這兩個(gè)概念。P58P58答：編程：基于答：編程：基于電可擦除存儲(chǔ)單元的電可擦除存儲(chǔ)單元的EEPROMEEPROM或FlashFlash技術(shù)技術(shù)。CPLDCPLD一股使用此一股使用此技術(shù)進(jìn)行編程。技術(shù)進(jìn)行編程。CPLDCPLD被編程后改變了電可擦除存儲(chǔ)單元中的信息，被編程后改變了電可擦除存儲(chǔ)單元中的信息，掉電后可保掉電后可