fpga筆試題匯總

1、=====================第1章FPGA基礎(chǔ)知識(shí)===================1.1FPGA設(shè)計(jì)工程師努力的方向SOPC，高速串行IO，低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時(shí)間提前，這也是一些

2、公司花大力氣設(shè)計(jì)仿真平臺(tái)的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx的v2pro中的高速鏈路也逐漸被應(yīng)用?？傊瑢W(xué)無(wú)止境，當(dāng)掌握一定概念、方法之后，就要開(kāi)始考慮FPGA其它方面的問(wèn)題了。1.2簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)電路構(gòu)思，設(shè)計(jì)說(shuō)明與設(shè)計(jì)劃分，電路設(shè)計(jì)與輸入（HDL

3、代碼、原理圖），功能仿真與測(cè)試，邏輯綜合，門(mén)級(jí)綜合，邏輯驗(yàn)證與測(cè)試（綜合后仿真），布局布線，時(shí)序仿真，板級(jí)驗(yàn)證與仿真，加載配置，在線調(diào)試。常用開(kāi)發(fā)工具（AlteraFPGA）HDL語(yǔ)言輸入：TextEdit（HDL語(yǔ)言輸入），還可以使用UltraEdit原理圖輸入：SchematicEditIPCe輸入：MegaWinzad（.sof、.pof、.ttf等）1.4IC設(shè)計(jì)流程寫(xiě)出一份設(shè)計(jì)規(guī)范，設(shè)計(jì)規(guī)范評(píng)估，選擇芯片和工具，設(shè)計(jì)，（仿真，

4、設(shè)計(jì)評(píng)估，綜合，布局和布線，仿真和整體檢驗(yàn)）檢驗(yàn)，最終評(píng)估，系統(tǒng)集成與測(cè)試，產(chǎn)品運(yùn)輸。設(shè)計(jì)規(guī)則：使用自上而下的設(shè)計(jì)方法（行為級(jí)，寄存器傳輸級(jí)，門(mén)電路級(jí)），按器件的結(jié)構(gòu)來(lái)工作，做到同步設(shè)計(jì)，防止亞穩(wěn)態(tài)的出現(xiàn)，避免懸浮的節(jié)點(diǎn)，避免總線的爭(zhēng)搶（多個(gè)輸出端同時(shí)驅(qū)動(dòng)同一個(gè)信號(hào)）。設(shè)計(jì)測(cè)試（DFT）強(qiáng)調(diào)可測(cè)試性應(yīng)該是設(shè)計(jì)目標(biāo)的核心，目的是排除一個(gè)芯片的設(shè)計(jì)缺陷，捕獲芯片在物理上的缺陷問(wèn)題。ASIC設(shè)計(jì)要求提供測(cè)試結(jié)構(gòu)和測(cè)試系向量。FPGA等默認(rèn)生產(chǎn)

5、廠商已經(jīng)進(jìn)行了適當(dāng)?shù)臏y(cè)試。測(cè)試的1010原則：測(cè)試電路的規(guī)模不要超過(guò)整個(gè)FPGA的10%，花費(fèi)在設(shè)計(jì)和仿真測(cè)試邏輯上的時(shí)間不應(yīng)超過(guò)設(shè)計(jì)整個(gè)邏輯電路的10%。1.5FPGA基本結(jié)構(gòu)可編程輸入輸出單元，基本可編程邏輯單元，嵌入式塊RAM，豐富的布線資源，底層嵌入式功能單元，內(nèi)嵌專用硬核。常用的電氣標(biāo)準(zhǔn)有LVTTLLCCMOSSSTLHSTLLVDSLVPECLPCI等。FPGA懸浮的總線會(huì)增加系統(tǒng)內(nèi)的噪聲，增加功率的損耗，并且具有潛在的產(chǎn)生