verilog的仿真問(wèn)題

1、你好，我們?cè)谧鰒erilog仿真時(shí)遇到了一些問(wèn)題，希望你能幫我們看看。下面我就簡(jiǎn)要的說(shuō)說(shuō)什么問(wèn)題啊！就是如下所示的原理圖：電路主要由一個(gè)DIV8分頻的模塊、一個(gè)DIV2分頻的模塊和外部一些控制的信號(hào)模塊組成，使得這兩個(gè)分頻模塊能夠正常工作，從而實(shí)現(xiàn)電路的計(jì)數(shù)功能（當(dāng)CLK_AFTER_DIV輸入端輸入時(shí)鐘脈沖數(shù)為256時(shí)，OUT端輸出一個(gè)高電平）。INPUT的端口有：CLK_32.768：時(shí)鐘信號(hào)，上升有效。CLK_AFTER_DIV：

2、分頻模塊出來(lái)的時(shí)鐘信號(hào)，作為DIV8的時(shí)鐘信號(hào)。HOLD：DIV8的控制端口，低電平有效，高電平則保持上一個(gè)狀態(tài)。IN7：控制端口，高電平有效。IN8：控制端口，低電平有效。IN9：控制端口，低電平有效。S_0：控制端口，低電平有效。CON：控制端口，高電平有效。即輸出端OUT出現(xiàn)很多不定態(tài)。而且沒(méi)有實(shí)現(xiàn)分頻的效果。其中仿真語(yǔ)言編寫(xiě)如下：initialbeginCLK_32_768=1b0CLK_AFTER_DIV=1b0CLR_0=1

3、b1CON=1b1HOLD=1b0IN7=1b1IN8=1b0IN9=1b0S_0=1b0endalways#1CLK_32_768=~CLK_32_768always#1.5CLK_AFTER_DIV=~CLK_AFTER_DIVinitial#1000$finish我們仔細(xì)分析了下上述原理圖后，發(fā)現(xiàn)問(wèn)題是出在原理圖中的一個(gè)模塊名為DIV8_BLOCK的模塊。DIV8_BLOCK的模塊是實(shí)現(xiàn)256分頻的電路，他是由8個(gè)2分頻的電路模塊