vhdl代碼風(fēng)格

1、何賓2008.09,E - mail: hebin@mail.buct.edu.cn,,EDA原理及應(yīng)用,本章首先介紹基于Xilinx芯片的HDL高級設(shè)計(jì)技術(shù)。在高級設(shè)計(jì)技術(shù)中主要對提高HDL性能的一些設(shè)計(jì)方法進(jìn)行了比較詳細(xì)的介紹，其中包括邏輯復(fù)制和復(fù)用技術(shù)、并行和流水技術(shù)、系統(tǒng)同步和異步單元、邏輯結(jié)構(gòu)的設(shè)計(jì)方法和模塊的劃分原則。 本章也對IP核技術(shù)進(jìn)行了比較詳細(xì)的說明和介紹，其中包括IP核分類、IP核優(yōu)化、IP

2、核生成和IP應(yīng)用技術(shù)。 這部分雖然在本書中的篇幅不是很多，但是內(nèi)容非常重要，讀者在學(xué)習(xí)該部分內(nèi)容時(shí)要仔細(xì)的領(lǐng)會。,第五章,VHDL高級設(shè)計(jì)技術(shù)-主要內(nèi)容,第 5章,,● VHDL代碼風(fēng)格是指兩個(gè)方面的內(nèi)容: 一方面是VHDL語言描述規(guī)范，即在使用VHDL語言描述邏輯行為時(shí)必須遵守VHDL語言的詞法和句法規(guī)范，該描述風(fēng)格不依賴于EDA軟件工具和可編程邏輯器件PLD類型，僅僅是從VHDL語言出發(fā)的代碼風(fēng)

3、格； 另一方面則是VHDL語言對于一特定邏輯單元的描述，即用VHDL語言的哪一種描述風(fēng)格進(jìn)行邏輯行為描述，才能使電路描述得更準(zhǔn)確，布局布線后產(chǎn)生的電路設(shè)計(jì)最優(yōu)，該描述風(fēng)格不僅需要關(guān)注EDA軟件在語法細(xì)節(jié)上的差異，還要緊密依賴于固有的硬件結(jié)構(gòu)。,,VHDL高級設(shè)計(jì)技術(shù)-VHDL代碼風(fēng)格,●,第五章,VHDL高級設(shè)計(jì)技術(shù)-VHDL代碼風(fēng)格,從本質(zhì)上講，使用哪種描述風(fēng)格描述電路的邏輯行為，主要取決于兩個(gè)關(guān)鍵問題：

4、 1、速度和面積問題； 2、功耗問題；,,●,第五章,VHDL高級設(shè)計(jì)技術(shù)-VHDL代碼風(fēng)格,首先，先說明速度和面積問題。 這里的“面積”主要是指設(shè)計(jì)所占用的FPGA邏輯資源數(shù)目，即所消耗的觸發(fā)器和查找表數(shù)目。 “速度”是指在芯片上穩(wěn)定運(yùn)行時(shí)所能夠達(dá)到的最高頻率。 面積和速度這兩個(gè)指標(biāo)始終貫穿著PLD的設(shè)計(jì)，是評價(jià)設(shè)計(jì)性能的最主要標(biāo)準(zhǔn)。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-VHDL代碼風(fēng)格,面積和速

5、度呈反比關(guān)系。 如果要提高速度，就需要消耗更多的資源，即需要更大的面積； 如果減少了面積，就會使系統(tǒng)的處理速度降低。 所以在設(shè)計(jì)中不可能同時(shí)實(shí)現(xiàn)既顯著提高PLD工作頻率，又顯著減少所占用PLD的邏輯資源的數(shù)目。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-VHDL代碼風(fēng)格,在實(shí)際設(shè)計(jì)時(shí)，需要在速度和面積之間進(jìn)行權(quán)衡，使得設(shè)計(jì)達(dá)到面積和速度的最佳結(jié)合點(diǎn)。 本章介紹通過采用邏輯復(fù)制和復(fù)用技術(shù)

6、、并行和流水線技術(shù)、同步和異步電路處理技術(shù)、邏輯結(jié)構(gòu)處理技術(shù)等方法，在速度和面積之間進(jìn)行權(quán)衡，達(dá)到最佳的性能和資源要求。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-VHDL代碼風(fēng)格,其次，說明功耗問題。 隨著PLD工作頻率的顯著提高，功耗成為一個(gè)引起EDA設(shè)計(jì)人員密切關(guān)注的問題。 由于PLD工作頻率的提高，邏輯單元的切換頻率也相應(yīng)提高，相應(yīng)的會引起PLD功耗增大。 這樣就存在著頻率和功耗之間的矛

7、盾，因此必須在邏輯單元的切換速度和功耗之間進(jìn)行權(quán)衡，通過合理的設(shè)計(jì)，減少邏輯單元不必要的切換，這樣可以在一定程度上降低功耗。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-扇出,扇出是指某一器件的輸出驅(qū)動與之相連的后續(xù)器件的能力。眾所周知，一個(gè)器件的扇出數(shù)是有限制的。扇出數(shù)目越多，所要求的驅(qū)動能力越高。在PLD芯片內(nèi)，如果一個(gè)邏輯單元的扇出數(shù)過多的話，會降低其工作速度，并且會對布線造成困難。因此，在PLD邏輯資源允許的情況下，要盡量降低扇出數(shù)。,

8、●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-邏輯復(fù)制,邏輯復(fù)制是通過增加面積而改善設(shè)計(jì)時(shí)序的優(yōu)化方法，經(jīng)常用于調(diào)整信號的扇出。如果信號具有高的扇出，則要添加緩存器來增強(qiáng)驅(qū)動能力，但這會增大信號的時(shí)延。 通過邏輯復(fù)制，使用多個(gè)相同的信號來分擔(dān)驅(qū)動任務(wù)。這樣，每路信號的扇出就會變低，就不需要額外的緩沖器來增強(qiáng)驅(qū)動，即可減少信號的路徑延遲。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-邏輯復(fù)制,通過邏輯單元的復(fù)制，減少扇出數(shù)，可以解

9、決下面兩個(gè)方面的問題：減少網(wǎng)絡(luò)延遲；多個(gè)器件分布在不同的區(qū)域，這樣可以大大降低布線阻塞情況的發(fā)生。 在使用增加器件減少扇出數(shù)目的時(shí)候，必須要注意的是，如果是異步單元的話，必須對該單元進(jìn)行同步處理。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-邏輯復(fù)制,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-邏輯復(fù)用技術(shù),邏輯復(fù)用是指在完成相同的功能下，盡量減少所使用的邏輯單元的數(shù)目。這樣在不影響設(shè)計(jì)性能的情況下，可以降低資源的使用。下面通

10、過一個(gè)乘法器的例子來說明這個(gè)問題。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-邏輯復(fù)用技術(shù),●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-邏輯復(fù)用技術(shù),先選擇后乘法的結(jié)構(gòu)，在實(shí)現(xiàn)這樣一個(gè)功能時(shí)需要使用兩個(gè)乘法器和一個(gè)選擇器，對該結(jié)構(gòu)進(jìn)行觀察可以發(fā)現(xiàn)，在該設(shè)計(jì)中被乘數(shù)都是B，只有乘數(shù)是不一樣的，那么可以在不影響該設(shè)計(jì)實(shí)現(xiàn)的功能的前提下，可以考慮將系統(tǒng)改為先選擇后相乘的結(jié)構(gòu)采用該結(jié)構(gòu)，在實(shí)現(xiàn)相同功能的前提下，所使用的乘法器數(shù)目由2個(gè)減少為1個(gè)。

11、 從該設(shè)計(jì)可以看出，在進(jìn)行設(shè)計(jì)時(shí)，如果對設(shè)計(jì)進(jìn)行優(yōu)化，很多的功能都可以通過邏輯復(fù)用技術(shù)，提高設(shè)計(jì)效率和減少邏輯資源消耗量。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-并行處理技術(shù),串行設(shè)計(jì)是最常見的一種設(shè)計(jì)。當(dāng)一個(gè)功能模塊對輸入的處理是分步驟進(jìn)行的，而且后一步驟只依賴于前一步驟的結(jié)果時(shí)，功能模塊的設(shè)計(jì)就需要采用串行設(shè)計(jì)的思想。 并行處理就是采用幾個(gè)處理流程同時(shí)處理到達(dá)的負(fù)載，提高處理的效率。并行處理

12、要求這些處理任務(wù)之間是不相關(guān)的，彼此之間是不互相依賴的，如果存在相互依賴就很難用并行處理的方法。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-并行處理技術(shù),,,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-并行處理技術(shù),下面以一個(gè)復(fù)雜的乘法運(yùn)算為例，說明并行處理技術(shù)的使用。 首先給出該運(yùn)算的數(shù)學(xué)表達(dá)式 ， 下圖給出了實(shí)現(xiàn)該功能的并行結(jié)構(gòu)（該結(jié)構(gòu)由XST綜合工具給出。通過使用多個(gè)乘法器，使得四個(gè)乘法運(yùn)算可以

13、同時(shí)進(jìn)行，但是需要注意的，這種速度的提高是以面積為代價(jià)的。,,●,,第五章,,,,VHDL高級設(shè)計(jì)技術(shù)-并行處理技術(shù),●,,第五章,VHDL高級設(shè)計(jì)技術(shù)- 并行乘法加法的HDL描述,[例5-2]乘法加法運(yùn)算的實(shí)現(xiàn)則用VHDL語言描述如下：Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arit

14、h.all;Entity mult_add is Port( clk : in std_logic; a0,a1,a2,a3 : in std_logic_vector(7 downto 0); b0,b1,b2,b3 : in std_logic_vector(7 downto 0); y : out std

15、_logic_vector(15 downto 0));end multadd;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)- 并行乘法加法的HDL描述,architecture behav of mult_add isbegin process(clk) begin if rising_edge(clk) then y<=((a0*b0)+(a1*b1)+(a2*b2)+(a3*b3)); e

16、nd if; end process;end behav;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用,采用這樣的流水線設(shè)計(jì)從宏觀上來看平均每一個(gè)事件的處理時(shí)間為一個(gè)單位時(shí)間。流水線的設(shè)計(jì)要求事件所分成的這n個(gè)步驟的處理時(shí)間是相同的，以保證流水線不會因?yàn)樘幚頃r(shí)間的不同而發(fā)生阻塞，見圖5.2.2.3。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用,采用流水線設(shè)計(jì)的好處實(shí)在不提高系統(tǒng)運(yùn)行頻率的情況

17、下，能夠獲得更好的處理效率。受制造工藝的影響，提高系統(tǒng)頻率將會增加后端制造的難度。同時(shí)由于需要使用更先進(jìn)的制造工藝，以及產(chǎn)品頻率的下降，將會帶來產(chǎn)品成本的提高。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用,如果假設(shè)在串行設(shè)計(jì)中系統(tǒng)處理效能正比于系統(tǒng)運(yùn)行的頻率，那么對于流水線設(shè)計(jì)，在不提高系統(tǒng)運(yùn)行頻率的情況下，n級流水線的處理效能可以用下面公式來描述： 處理效能=系統(tǒng)運(yùn)行頻率×流水線級數(shù),●,

18、,第五章,,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用,由此可見，在不提高系統(tǒng)運(yùn)行頻率的情況下，提高流水線的級數(shù)將成倍地提高系統(tǒng)處理的效能。但是流水線的設(shè)計(jì)也是有一定的限制的： （1）只有對那些能分成n個(gè)步驟完成，并且對每個(gè)步驟都需要固定相同處理時(shí)間的操作來說才能采用流水線設(shè)計(jì)；,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用(約束),（2）受硬件資源的限制，流水線的級數(shù)是有限制的； （3）對于

19、存在處理分支預(yù)測流水線的設(shè)計(jì)（廣泛應(yīng)用于微處理器的設(shè)計(jì)中），流水線的處理效能還要取決于分支預(yù)測算法的設(shè)計(jì)。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用,流水線能動態(tài)地提升器件性能，它的基本思想是對經(jīng)過多級邏輯的長數(shù)據(jù)通路進(jìn)行重新構(gòu)造，把原來必須在一個(gè)時(shí)鐘周期內(nèi)完成的操作分成在多個(gè)周期內(nèi)完成。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用,這種方法允許更高的工作頻率，因而提高了數(shù)據(jù)吞吐量。

20、 因?yàn)镻LD的寄存器資源非常豐富，所以對PLD設(shè)計(jì)而言，流水線是一種先進(jìn)的而又不耗費(fèi)過多器件資源的結(jié)構(gòu)。 但是采用流水線后，數(shù)據(jù)通道將會變成多時(shí)鐘周期，所以要特別考慮設(shè)計(jì)的其余部分，解決增加通路帶來的延遲。,●,,第五章,,,,VHDL高級設(shè)計(jì)技術(shù)-流水線設(shè)計(jì)技術(shù)的使用(特點(diǎn)),流水線的基本結(jié)構(gòu)是將適當(dāng)劃分的N個(gè)操作步驟串連起來。流水線操作的最大特點(diǎn)是數(shù)據(jù)流在各個(gè)步驟的處理，從時(shí)間上看是連續(xù)的；

21、 其操作的關(guān)鍵在于時(shí)序設(shè)計(jì)的合理安排、前后級接口間數(shù)據(jù)的匹配。如果前級操作的時(shí)間等于后級操作的時(shí)間，直接輸入即可； 如果前級操作時(shí)間小于后級操作時(shí)間，則需要對前級數(shù)據(jù)進(jìn)行緩存，才能輸入到后級；如果前級操作時(shí)間大于后者，則需要串并轉(zhuǎn)換等方法進(jìn)行數(shù)據(jù)分流，然后再輸入到下一級。,●,,第五章,,,,VHDL高級設(shè)計(jì)技術(shù)-流水線乘法器的VHDL描述,首先給出流水線乘法器的結(jié)構(gòu)圖。從圖中可以看出，該流水線乘法器，在

22、每個(gè)時(shí)鐘節(jié)拍下，均可以得到一個(gè)乘法結(jié)果的輸出，乘法器的效率大大增加。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-流水線乘法器的VHDL描述,library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity multipliers_2 isgeneric(A_port_size : integer := 18; B_port_s

23、ize : integer := 18); port(clk : in std_logic; A : in unsigned (A_port_size-1 downto 0); B : in unsigned (B_port_size-1 downto 0); MULT : out unsigned ( (A_port_size+B_port_size-1) downto 0));

24、 attribute mult_style: string; attribute mult_style of multipliers_2: entity is "pipe_lut"; end multipliers_2;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-流水線乘法器的VHDL描述,architecture beh of multipliers_2 is signal a_in

25、, b_in : unsigned (A_port_size-1 downto 0); signal mult_res : unsigned ( (A_port_size+B_port_size-1) downto 0); signal pipe_1,pipe_2,pipe_3 : unsigned ((A_port_size+B_port_size-1) downto 0); begin mul

26、t_res <= a_in * b_in;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-流水線乘法器的VHDL描述,process (clk)begin if (clk'event and clk='1') then a_in <= A; b_in <= B; pipe_1 <= mult_res;

27、pipe_2 <= pipe_1; pipe_3 <= pipe_2; MULT <= pipe_3; end if;end process;end beh;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,PLD內(nèi)部由大量的電路單元組成，但是這些單元通常都是由有限的幾種不同的邏輯單元或是邏輯門構(gòu)成的。每一種邏輯單元包含輸入信號以及輸出信號，輸出信號又作為其他邏

28、輯單元的輸入信號。 從邏輯層面的抽象來看，一個(gè)PLD器件看成數(shù)量眾多的邏輯門構(gòu)成的網(wǎng)絡(luò)，這些邏輯門的輸入和輸出通過金屬導(dǎo)線相連構(gòu)成了完成特定邏輯功能或是算法的網(wǎng)絡(luò)。在PLD芯片內(nèi)部，成百上千萬的邏輯門之間的信號傳遞決定了邏輯門的時(shí)延以及系統(tǒng)最后的運(yùn)行速度。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,集成電路系統(tǒng)中有些信號的傳遞可以同時(shí)進(jìn)行，但是有的信號的傳遞必須遵循嚴(yán)格的先后關(guān)系，這

29、樣才能保證系統(tǒng)運(yùn)行結(jié)果的正確性（也就是說系統(tǒng)運(yùn)行的結(jié)果是可以被重復(fù)的，系統(tǒng)在確定條件下運(yùn)行的結(jié)果是確定的，而不是隨機(jī)的）。這就需要同步（Synchronization）來保證電路的各個(gè)部分的邏輯處理按照特定的順序進(jìn)行。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,同步電路和異步電路的區(qū)別在于電路觸發(fā)是否與驅(qū)動時(shí)鐘同步，從行為上講，就是所有電路是否在同一時(shí)鐘沿的觸發(fā)下同步地處理數(shù)據(jù)。 常用于區(qū)分二者的典型電路

30、就是同步復(fù)位和異步復(fù)位電路。同步復(fù)位的代碼中只有時(shí)鐘沿一個(gè)觸發(fā)條件，但是異步復(fù)位代碼中語句有復(fù)位和時(shí)鐘沿兩個(gè)觸發(fā)條件。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,通常情況下，同步電路采用的都是全同步，圖5.1.1（a）就是一個(gè)全同步的例子， 第一部分是由邏輯門組成的組合邏輯部分； 第二部分稱為時(shí)鐘驅(qū)動存儲單元;簡單的說就是寄存器，用于存儲組合邏輯的輸出結(jié)果；

31、 第三部分是時(shí)鐘分配網(wǎng)絡(luò),這一部分特殊的電路不參與實(shí)際的運(yùn)算，而是產(chǎn)生并分配參考時(shí)鐘，這一部分電路關(guān)心的是如何產(chǎn)生控制整個(gè)同步電路的時(shí)鐘并將時(shí)鐘正確地分配到每一個(gè)寄存器。,●,,第五章,,,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,同樣以圖5.1.1（a）為例，同步系統(tǒng)中包括由組合邏輯部分完成的邏輯運(yùn)算以及由存儲單元對于邏輯運(yùn)算結(jié)果的存儲： 實(shí)際的存儲過程由時(shí)鐘信號控制，并發(fā)生在信號從邏輯門的輸出端輸出穩(wěn)定后。該模

32、型中在每個(gè)時(shí)鐘周期的開始時(shí)，輸入信號以及存儲單元存儲的數(shù)據(jù)輸入組合邏輯，經(jīng)過一定邏輯門以及傳輸?shù)臅r(shí)延后，組合邏輯產(chǎn)生結(jié)果輸出并保持穩(wěn)定，在這個(gè)時(shí)鐘周期的末尾將輸出組合邏輯的結(jié)果并存入存儲單元，并在下一個(gè)時(shí)鐘周期重新參加組合邏輯的操作。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,因此，數(shù)字系統(tǒng)可以看成是由一系列同時(shí)執(zhí)行的由組合邏輯構(gòu)成的計(jì)算單元組成的。如圖5.1.1（b）所示的

33、本地?cái)?shù)據(jù)通路就是對這種概念的抽象。從圖中可以看出，組合邏輯的時(shí)延被限制在一個(gè)時(shí)鐘周期內(nèi)。在此本地?cái)?shù)據(jù)通路起始端，寄存器Ri是存儲單元，用于在時(shí)鐘周期開始的時(shí)候給組合邏輯提供部分或是全部的輸入信號，同時(shí)在本地?cái)?shù)據(jù)通路的末端，組合邏輯的結(jié)果在時(shí)鐘周期的末尾被正確地鎖存于寄存器Rf中。在本地?cái)?shù)據(jù)通路中，每一個(gè)寄存器既是組合邏輯的輸入端—數(shù)據(jù)的提供源，也是組合邏輯的輸出端—輸出數(shù)據(jù)的接收者，這取決于系統(tǒng)處于運(yùn)行的哪個(gè)階段。,●,,第五章,,VH

34、DL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,同步系統(tǒng)具有很好的可控性，這是因?yàn)橄到y(tǒng)時(shí)鐘提供了一種時(shí)間窗的機(jī)制保證可有足夠的時(shí)間讓信號在邏輯門以及邏輯門之間的連線上傳播，并最后成功鎖存于寄存器。 在設(shè)計(jì)系統(tǒng)和選擇正確的時(shí)鐘周期時(shí)，要滿足以下這兩個(gè)矛盾的需求: 1、希望系統(tǒng)的時(shí)鐘周期盡可能短，這樣在固定的時(shí)間內(nèi)運(yùn)算邏輯電路可以進(jìn)行更多次的運(yùn)算; 2、需要保證時(shí)鐘定義的時(shí)間窗足夠長以保證組合邏輯

35、的輸出信號都能在當(dāng)前時(shí)鐘周期結(jié)束前以及下一個(gè)時(shí)鐘周期開始前到達(dá)目標(biāo)寄存器。,●,,第五章,,,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,同步系統(tǒng)具有以下的優(yōu)點(diǎn)使得它成為數(shù)字集成電路系統(tǒng)的首選： （1）同步系統(tǒng)易于理解，并且同步系統(tǒng)中的各個(gè)參數(shù)以及變量都十分的明確，例如對于不同運(yùn)算單元的執(zhí)行的先后順序是確定的； （2）同步系統(tǒng)可以減少非確定因素諸如組合邏輯的時(shí)延（受系統(tǒng)運(yùn)行的環(huán)境、負(fù)載以及輸入信號的向量組合等

36、的影響）對系統(tǒng)的影響，這就保證了系統(tǒng)按照確定的行為運(yùn)行，并且保證系統(tǒng)正確執(zhí)行了設(shè)計(jì)的算法；,●,,第五章,,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,（3）同步系統(tǒng)中不需要關(guān)心組合邏輯的輸出毛刺，因?yàn)榧拇嫫髦挥性跁r(shí)鐘的有效沿上才對組合邏輯的輸出進(jìn)行采樣，而同步系統(tǒng)可以確保這時(shí)組合邏輯的輸出已經(jīng)沒有毛刺。 （4）同步系統(tǒng)的狀態(tài)完全由存儲單元中所存儲的數(shù)據(jù)所決定，這大大簡化了系統(tǒng)的設(shè)計(jì)、調(diào)試以及測試。,●,,第五章,,,VHD

37、L高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,當(dāng)然，同步系統(tǒng)也存在著下面一些缺點(diǎn)使得今天的同步大規(guī)模集成電路設(shè)計(jì)變得更加富有挑戰(zhàn)性： （1）同步系統(tǒng)要求系統(tǒng)中的所有電路通路以其中最慢的一條寄存器到寄存器通路的標(biāo)準(zhǔn)來工作（這也就是說，同步系統(tǒng)中系統(tǒng)工作的速度取決于這些通路上具有最大時(shí)延的組合邏輯，包含這樣組合邏輯的通路稱為最壞情況下的關(guān)鍵路徑。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,在通常的大規(guī)模集成電路系統(tǒng)中，大多數(shù)的

38、路徑都具有更小的時(shí)延，也就是可以采用更小的時(shí)鐘周期。但是那些具有最大時(shí)延的路徑限制了系統(tǒng)時(shí)鐘周期的長短，同時(shí)也引入了對于整個(gè)系統(tǒng)速度的限制。有時(shí)候這種通路上時(shí)延的非對稱性是如此的富有戲劇性，以致于整個(gè)系統(tǒng)的速度僅僅取決于少數(shù)幾條速度非常慢的路徑）。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,（2）同步系統(tǒng)中，時(shí)鐘信號需要被分配到數(shù)以萬計(jì)的分布于系統(tǒng)各個(gè)地方的存儲寄存器中，因此系統(tǒng)中很大一部分的面積以及耗散的電能都被用于時(shí)鐘分配

39、網(wǎng)絡(luò)—并不參與實(shí)際的計(jì)算功能的電路。 （3）同步系統(tǒng)的可靠性依賴于對于系統(tǒng)時(shí)延要求（包括組合邏輯以及由電路互聯(lián)線產(chǎn)生）的正確估計(jì)，如果系統(tǒng)不能滿足時(shí)延要求，將造成系統(tǒng)的不穩(wěn)定甚至是不可用。,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,綜上所述，因此同步電路的設(shè)計(jì)應(yīng)遵循以下準(zhǔn)則： 1）盡量在設(shè)計(jì)中使用單時(shí)鐘，且走全局時(shí)鐘網(wǎng)絡(luò)。 在單時(shí)鐘設(shè)計(jì)中，很容易就將整個(gè)設(shè)計(jì)同步于驅(qū)動時(shí)鐘，使設(shè)計(jì)得到簡化

40、。全局時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘是性能最優(yōu)，最便于預(yù)測的時(shí)鐘，具有最強(qiáng)的驅(qū)動能力，不僅能保證驅(qū)動每個(gè)寄存器，且時(shí)鐘漂移可以忽略。在多時(shí)鐘應(yīng)用中，要做到局部時(shí)鐘同步。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,在實(shí)際工程中，應(yīng)將時(shí)鐘信號和復(fù)位信號通過FPGA芯片的專用全局時(shí)鐘引腳送入，以獲得更高質(zhì)量的時(shí)鐘信號。 2）盡量避免使用混合時(shí)鐘沿來采樣數(shù)據(jù)或驅(qū)動電路。 使用混合時(shí)鐘沿將會使靜態(tài)時(shí)序分析復(fù)雜，并導(dǎo)致電路工作頻

41、率降低。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-系統(tǒng)同步單元,3）避免使用門控時(shí)鐘。 如果一個(gè)時(shí)鐘節(jié)點(diǎn)由組合邏輯驅(qū)動，那么就形成了門控時(shí)鐘，門控時(shí)鐘常用來減少功耗，但其相關(guān)的邏輯不是同步電路，即可能帶有毛刺，而任何的一點(diǎn)點(diǎn)小毛刺都可以造成D觸發(fā)器誤翻轉(zhuǎn)；此外，門控邏輯會污染時(shí)鐘質(zhì)量，產(chǎn)生毛刺，并惡化偏移和抖動等指標(biāo)。所以門控時(shí)鐘對設(shè)計(jì)可靠性有很大影響，應(yīng)盡可能避免。 4）盡量不要在模塊內(nèi)部使用計(jì)數(shù)器分頻產(chǎn)生所需時(shí)鐘。,

42、●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-異步單元,但是在實(shí)際的設(shè)計(jì)過程中，不可避免的要接觸到異步單元，比如在設(shè)計(jì)模塊與外圍芯片的通信中，跨時(shí)鐘域的情況經(jīng)常不可避免。 異步時(shí)序單元指的是在設(shè)計(jì)中有兩個(gè)或兩個(gè)以上的時(shí)鐘，且時(shí)鐘之間是不同頻率或同頻不同相的關(guān)系。而異步時(shí)序設(shè)計(jì)的關(guān)鍵就是把數(shù)據(jù)或控制信號正確地進(jìn)行跨時(shí)鐘域傳輸。 每一個(gè)觸發(fā)器都有其規(guī)定的建立（setup）和保持（hold）時(shí)間參數(shù)。在這個(gè)時(shí)間

43、參數(shù)內(nèi)，輸入信號在時(shí)鐘的上升沿是不允許發(fā)生變化的。如果信號的建立時(shí)間中對其進(jìn)行采樣，得到的結(jié)果將是不可預(yù)知的，即亞穩(wěn)態(tài)。,●,,第五章,,,,VHDL高級設(shè)計(jì)技術(shù)-異步單元,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-異步單元,常用的同步策略，如雙鎖存器法、結(jié)繩法等，而作為異步時(shí)序設(shè)計(jì)中的重點(diǎn)—異步FIFO設(shè)計(jì)。 為了避免亞穩(wěn)態(tài)問題，通常采用的方法是雙鎖存器法，即在一個(gè)信號進(jìn)入另一個(gè)時(shí)鐘域之前，將該信號用兩個(gè)鎖存器連續(xù)鎖存兩

44、次，最后得到的采樣結(jié)果就可以消除亞穩(wěn)態(tài)問題。>>b_clka_clkdata_datb_dat11b_dat2>b_dat1數(shù)據(jù)變化靜態(tài)同步a_datb_dat2,●,,第五章,,,VHDL高級設(shè)計(jì)技術(shù)-邏輯結(jié)構(gòu)的設(shè)計(jì)方法,邏輯結(jié)構(gòu)主要分為鏈狀結(jié)構(gòu)（Chain Architecture）和樹狀結(jié)構(gòu)（Tree Architecture）。一般來講，鏈狀結(jié)構(gòu)具有較大的時(shí)延，后者具有較小的時(shí)延。所謂的鏈狀結(jié)構(gòu)主要指程

45、序是串行執(zhí)行的，樹狀結(jié)構(gòu)是串并結(jié)合的模式，具體如例3-7所示。表3-3給出具有鏈狀結(jié)構(gòu)和樹狀結(jié)構(gòu)的4輸入加法器的實(shí)現(xiàn)實(shí)例。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-邏輯結(jié)構(gòu)的設(shè)計(jì)方法,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-邏輯結(jié)構(gòu)的設(shè)計(jì)方法,從上例可以明顯看出樹狀結(jié)構(gòu)的優(yōu)勢，它能夠在同等資源的情況下，縮減運(yùn)算時(shí)延，從而提高電路吞吐量以節(jié)省面積。在書寫代碼時(shí)，要盡量采用樹狀結(jié)構(gòu)，以減少時(shí)間延遲。,●,,第五章,,VHDL高級設(shè)計(jì)技術(shù)-i

46、f和case語句的使用,if語句指定了一個(gè)有優(yōu)先級的編碼邏輯，而case語句生成的邏輯是并行的，不具有優(yōu)先級。 if語句可以包含一系列不同的表達(dá)式，而case語句比較的是一個(gè)公共的控制表達(dá)式。 if-else結(jié)構(gòu)速度較慢，但占用的面積小，如果對速度沒有特殊要求而對面積有較高要求，則可用if -else語句完成編解碼。 case結(jié)構(gòu)速度較快，但占用面積較大，所以用case語句實(shí)現(xiàn)對速度要求較高

47、的編解碼電路。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-if和case語句的使用,嵌套的if語句如果使用不當(dāng)，就會導(dǎo)致設(shè)計(jì)的更大延時(shí)，為了避免較大的路徑延時(shí)，最好不要使用特別長的嵌套if結(jié)構(gòu)。如想利用if語句來實(shí)現(xiàn)那些對延時(shí)要求苛刻的路徑時(shí)，應(yīng)將最高優(yōu)先級給最遲到達(dá)的關(guān)鍵信號。 有時(shí)為了兼顧面積和速度，可以將if和case語句合用。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-關(guān)鍵路徑信號處理,在VHDL設(shè)計(jì)中，經(jīng)常會遇到由于信號

48、路徑過長或信號來的比較晚，從而造成建立時(shí)間不夠的情況。這種引起電路建立時(shí)間不夠的信號路徑就稱為關(guān)鍵路徑。在復(fù)雜電路設(shè)計(jì)必須有效地處理關(guān)鍵信號，盡量減少其時(shí)延，提高電路的工作頻率。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-簡單組合電路關(guān)鍵路徑的提取方法,簡單組合電路的關(guān)鍵路徑提取方法就是拆分邏輯，將復(fù)雜邏輯變成多個(gè)簡單組合電路的進(jìn)一步組合，縮減關(guān)鍵信號的邏輯級數(shù)，如例3-10所示。例3-10 簡單關(guān)鍵電路的提取實(shí)例。對于語句：

49、 y <= a and b and c or d and e and b; 從中可以看出，信號b為關(guān)鍵信號?，F(xiàn)將其簡單路徑計(jì)算，再經(jīng)過關(guān)鍵路徑邏輯。 temp<= a and b and c and d; y = b and temp; 通過關(guān)鍵路徑提取，將信號b的路徑由2級變成1級。拆分邏輯可通過復(fù)制邏輯，縮短那些組合路徑長的關(guān)鍵信號的路徑延遲，從

50、而提高工作頻率。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-復(fù)雜觸發(fā)塊中關(guān)鍵路徑的提取方法,對于觸發(fā)模塊中時(shí)間要求非常緊的信號，需要通過分布提取方法，讓關(guān)鍵路徑先行，保證改寫后的描述與原觸發(fā)塊邏輯等效。例3-11給出了提取并改善always模塊中關(guān)鍵信號的實(shí)例。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-復(fù)雜觸發(fā)塊中關(guān)鍵路徑的提取方法,Process(w,x,y,z,in1,in2) Begin if(w=’0’) then

51、 if(x and (not(y and z))) then out<=in1; else out<=in2; end if; elsif(y and z) then out<=in1; else out<=’0’; end if; end process;,

52、●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-復(fù)雜觸發(fā)塊中關(guān)鍵路徑的提取方法,其中，若z=0，則原代碼等效于if (!w) out <= in1; else out< =’0’;。若z=1，則源代碼等效于if (!w && x && !y ) out<= in1; else if(!w && x && y) out<= in2; else out<=

53、out;。對于信號y也有類似的分析結(jié)果，因此y、z都是關(guān)鍵信號。因此通過優(yōu)先首先計(jì)算關(guān)鍵路徑，改寫為：,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-復(fù)雜觸發(fā)塊中關(guān)鍵路徑的提取方法,emp = y and z; Process(w,x,y,z,in1,in2) Begin if(temp=’0’) then if(x and (not w)) then Out<=in1; else Out<=in2;

54、 end if; elsif(temp=’1’) then out<=in1; else out<=’0’; end process;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-由if語句造成的意外的鎖存器,【例3-12】給出使用if語句，但缺乏else分支而造成鎖存器的情況。 Process(a,data) Begin If(a=1) then data_out<=data

55、_in; end if;End process;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-由if語句造成的意外的鎖存器,【例3-12】給出了使用if語句,不缺少else分支而不會造成鎖存器的情況。Process(a,data) Begin If(a=1) then data_out<=data_in; else data_out<=’0’; end if;End pro

56、cess;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-由case語句造成的鎖存器,【例3-13】給出了在process塊中使用case語句，由于缺乏others分支的VHDL描述。 Process(a,data_in1,data_in2)begin case a is when “00”=> data_out data_out; end case;end process;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-

57、由case語句造成的鎖存器,【例3-13】給出了在process塊中使用case語句，加入others分支的VHDL描述。 Process(a,data_in1,data_in2)begin case a is when “00”=> data_out data_outdata_out<=’0’; end case;end process;,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-模塊劃分的設(shè)計(jì)原則,自頂

58、向下的層次化設(shè)計(jì)方法中最關(guān)鍵的工作就是模塊劃分，將一個(gè)很大的工程合理地劃分為一系列功能獨(dú)立的部分，且具備良好的協(xié)同設(shè)計(jì)能力，以便快速地實(shí)現(xiàn)整個(gè)設(shè)計(jì)。 此外，模塊劃分直接影響到所需的邏輯資源、時(shí)序要求以及實(shí)現(xiàn)效率。其基本的原則如下所示：,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-模塊劃分的設(shè)計(jì)原則,1、信息隱蔽、抽象原則 上一層模塊只負(fù)責(zé)為下一層模塊的工作提供原則和依據(jù)，并不規(guī)定下層模塊的具體行為，以保證各

59、個(gè)模塊的相對獨(dú)立性和內(nèi)部結(jié)構(gòu)的合理性，使得模塊之間層次分明，易于理解、實(shí)施和維護(hù)。 2、明確性原則 每個(gè)模塊必須功能明確，接口明確消除多重功能和無用接口，整個(gè)設(shè)計(jì)過程中應(yīng)具有統(tǒng)一的命名規(guī)范。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-模塊劃分的設(shè)計(jì)原則,3、模塊時(shí)鐘域區(qū)分原則 在設(shè)計(jì)中，經(jīng)常采用多時(shí)鐘設(shè)計(jì)，必然存在亞穩(wěn)態(tài)，如果處理不當(dāng)，將會給設(shè)計(jì)的可靠性帶來極大的隱患。這里需要通過

60、異步FIFO以及雙口RAM來建立接口，盡量避免讓信號直接跨越不同時(shí)鐘域。此外，由于時(shí)鐘頻率不同，其時(shí)序約束需求也不同，可以將低頻率時(shí)鐘域劃分到同一模塊，如多時(shí)鐘路徑等，則可以讓綜合器盡量節(jié)約面積。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-模塊劃分的設(shè)計(jì)原則,4、資源復(fù)用原則 在HDL設(shè)計(jì)中，要將可以復(fù)用的邏輯或者相關(guān)邏輯盡量放在同一模塊，不僅可以節(jié)省硬件資源，還有利于優(yōu)化關(guān)鍵路徑。但在實(shí)際中，不能為了資源復(fù)用而將

61、存儲器邏輯混用。因?yàn)镕PGA芯片生產(chǎn)商提供了各類存儲器的硬件原語，使設(shè)計(jì)所需資源最小化。從概念上講，模塊越大越利于資源共享和復(fù)用，但龐大的模塊在仿真驗(yàn)證時(shí)需要較長的時(shí)間和較高的PC機(jī)配置，不利于修改，無法使用增量設(shè)計(jì)模式。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-模塊劃分的設(shè)計(jì)原則,5、同步時(shí)序模塊的寄存器劃分原則 即在設(shè)計(jì)時(shí)，盡量將模塊中的同步時(shí)序邏輯輸出信號以寄存器的形式送出，便于綜合工具區(qū)分時(shí)序和組合邏輯；

62、并且時(shí)序輸出打寄存器符合流水線設(shè)計(jì)思想，能工作在更高的頻率，極大地提高模塊吞吐量。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-IP核技術(shù),現(xiàn)在的FPGA設(shè)計(jì)，規(guī)模巨大而且功能復(fù)雜，設(shè)計(jì)人員不可能從頭開始進(jìn)行設(shè)計(jì)?，F(xiàn)在采用的方式是，在設(shè)計(jì)中盡可能使用現(xiàn)有的功能模塊，除非沒有現(xiàn)成的模塊可以使用時(shí)，設(shè)計(jì)人員才需要自己花時(shí)間和精力設(shè)計(jì)新的模塊。 這些現(xiàn)有的功能模塊，EDA設(shè)計(jì)人員把他們通常稱為IP（intellectual Proper

63、ty）核。IP核來源主要有三個(gè)方面： （1）前一個(gè)設(shè)計(jì)創(chuàng)建的模塊； （2）FPGA生產(chǎn)廠商的提供； （3）第三方IP廠商的提供。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-IP核的分類,IP（Intelligent Property）核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SOC階段，IP核設(shè)計(jì)已成為ASIC電路設(shè)

64、計(jì)公司和FPGA提供商的重要任務(wù)，也是其實(shí)力體現(xiàn)。 對于FPGA開發(fā)軟件，其提供的IP核越豐富，用戶的設(shè)計(jì)就越方便，其市場占用率就越高。目前，IP核已經(jīng)變成系統(tǒng)設(shè)計(jì)的基本單元，并作為獨(dú)立設(shè)計(jì)成果被交換、轉(zhuǎn)讓和銷售。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-IP核的分類,從IP核的提供方式上，通常將其分為軟核、硬核和固核這3類。從完成IP核所花費(fèi)的成本來講，硬核代價(jià)最大；從使用靈活性來講，軟核的可復(fù)用使用性最高。,●,,第五章

65、,VHDL高級設(shè)計(jì)技術(shù)-IP核的分類(軟核),軟核在EDA設(shè)計(jì)領(lǐng)域指的是綜合之前的寄存器傳輸級（RTL）模型；具體在FPGA設(shè)計(jì)中指的是對電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng)，允許用戶自配置；缺點(diǎn)是對模塊的預(yù)測性較低，在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性，有一定的設(shè)計(jì)風(fēng)險(xiǎn)。軟核是IP核應(yīng)用最廣泛的形式。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-IP

66、核的分類(固核),固核在EDA設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在FPGA設(shè)計(jì)中可以看做帶有布局規(guī)劃的軟核，通常以RTL代碼和對應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL描述結(jié)合具體標(biāo)準(zhǔn)單元庫進(jìn)行綜合優(yōu)化設(shè)計(jì)，形成門級網(wǎng)表，再通過布局布線工具即可使用。和軟核相比，固核的設(shè)計(jì)靈活性稍差，但在可靠性上有較大提高。目前，固核也是IP核的主流形式之一。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-IP核的分類(硬核),硬核在EDA設(shè)計(jì)領(lǐng)

67、域指經(jīng)過驗(yàn)證的設(shè)計(jì)版圖；具體在FPGA設(shè)計(jì)中指布局和工藝固定、經(jīng)過前端和后端驗(yàn)證的設(shè)計(jì)，設(shè)計(jì)人員不能對其修改。不能修改的原因有兩個(gè)： 首先是系統(tǒng)設(shè)計(jì)對各個(gè)模塊的時(shí)序要求很嚴(yán)格，不允許打亂已有的物理版圖； 其次是保護(hù)知識產(chǎn)權(quán)的要求，不允許設(shè)計(jì)人員對其有任何改動。 IP硬核的不許修改特點(diǎn)使其復(fù)用有一定的困難，因此只能用于某些特定應(yīng)用，使用范圍較窄。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-IP核的

68、優(yōu)化,最常見到的情況就是IP核的廠商從RTL級開始對IP進(jìn)行人工的優(yōu)化。EDA的設(shè)計(jì)用戶可以通過下面的幾種途徑購買和使用IP模塊： （1）IP模塊的RTL代碼； （2）未布局布線的網(wǎng)表級IP核； （3）布局布線后的網(wǎng)表級IP核。,●,,第五章,VHDL高級設(shè)計(jì)技術(shù)-未加密的RTL級IP,在很少的情況下，EDA設(shè)計(jì)人員可以購買未加密的源代碼RTL級的IP模塊，然后將這些IP模塊集成到設(shè)計(jì)的RTL級代碼中。這些