基于vhdl的數(shù)字秒表設(shè)計(jì)

1、河南農(nóng)業(yè)大學(xué)課程設(shè)計(jì)報(bào)告設(shè)計(jì)題目： 基于 VHDL 的數(shù)字秒表的設(shè)計(jì) 學(xué) 院： 專 業(yè)： 電子信息科學(xué)與技術(shù) 班 級： 學(xué) 號： 姓 名： 電子郵件： 日 期： 成 績：

2、 指導(dǎo)教師： 一、 一、 數(shù)字鬧鐘設(shè)計(jì)要求 數(shù)字鬧鐘設(shè)計(jì)要求:1.四個(gè)十進(jìn)制計(jì)數(shù)器：分別用來對百分之一秒、十分之一秒、秒和分進(jìn)行計(jì)數(shù)；2.兩個(gè)六進(jìn)制計(jì)數(shù)器：用來分別對十秒和十分進(jìn)行計(jì)數(shù)；3.分頻器；用來產(chǎn)生 100Hz 計(jì)時(shí)脈沖；4.顯示譯碼器：完成對顯示譯碼的控制。3、能夠完成清零、啟動(dòng)、保持（可以使用鍵盤或撥碼開關(guān)置數(shù)）功能。4、時(shí)、分、秒、百分之

3、一秒顯示準(zhǔn)確。二、 二、 實(shí)驗(yàn)?zāi)康模?實(shí)驗(yàn)?zāi)康模?、初步了解可編程邏輯器件(PLD)的基本原理；2、熟練掌握 MAX+PlusⅡ圖形編輯器、文本編輯器等不同的輸入設(shè)計(jì)方法，掌握EDA 的自頂向下(Top to Down)的模塊化設(shè)計(jì)思想；3、了解 VHDL 語言的語法、句法及結(jié)構(gòu)，能看懂 VHDl 語言編寫的程序，并能熟練運(yùn)用 MAX+PlusⅡ軟件對各個(gè)程序模塊進(jìn)行波形仿真；4、熟悉頂層電路的原理圖輸入法，能應(yīng)用 EDA 設(shè)計(jì)思想進(jìn)行