ad9854的dds設(shè)計(jì)論文

1、<p>　　AD9854的DDS設(shè)計(jì)論文</p><p>　　指導(dǎo)老師： </p><p>　　專業(yè)： </p><p>　　所在學(xué)院： </p><p>　　所在班級(jí)： <

2、;/p><p><b>　　2014年6月</b></p><p><b>　　目錄</b></p><p><b>　　1　緒論1</b></p><p>　　1.1　當(dāng)今頻率合成技術(shù)分析1</p><p>　　1.2　本課題研究目標(biāo)2</p&

3、gt;<p>　　1.3　本文主要內(nèi)容2</p><p><b>　　2　DDS簡(jiǎn)介3</b></p><p>　　2.1　DDS構(gòu)成及原理3</p><p>　　2.2　DDS的性能參數(shù)5</p><p>　　2.3　DDS頻譜計(jì)算6</p><p>　　2.4　雜散抑制

4、9</p><p>　　3　設(shè)計(jì)思想及方案10</p><p>　　3.1 　開(kāi)發(fā)環(huán)境與開(kāi)發(fā)系統(tǒng)10</p><p>　　3.2　芯片特點(diǎn)及功能介紹10</p><p>　　3.2.1　AD9854芯片特點(diǎn)及功能介紹10</p><p>　　3.2.2　C8051F500芯片特點(diǎn)及功能11</p>

5、;<p>　　3.3　芯片管腳定義及串行操作13</p><p>　　3.3.1　AD9854管腳定義及串行操作13</p><p>　　3.3.2　C8051F500管腳定義及操作17</p><p>　　3.4　單片機(jī)控制AD9854方案可行性分19</p><p>　　4　具體設(shè)計(jì)及系統(tǒng)原理21</p>

6、;<p>　　4.1　具體電路圖21</p><p>　　4.1.1　AD9854電路圖及分析21</p><p>　　4.1.2 C8051f500電路圖及分析23</p><p>　　4.2 整體控制過(guò)程23</p><p>　　4.2.1　C8051F500控制AD9854的原理24</p>&

7、lt;p>　　4.2.2 具體軟件設(shè)計(jì)26</p><p><b>　　5　硬件調(diào)試28</b></p><p>　　5.1　PCB板的焊接與測(cè)試28</p><p>　　5.2　整體調(diào)試結(jié)果29</p><p><b>　　6　結(jié)論30</b></p><p&

8、gt;　　6.1　本文內(nèi)容小結(jié)30</p><p>　　6.2　其他設(shè)計(jì)方案30</p><p><b>　　參考文獻(xiàn)31</b></p><p>　　摘要 現(xiàn)如今，頻率合成技術(shù)已經(jīng)步入了DDS即直接數(shù)字合成階段。作為新一代的頻率合成技術(shù)，它采用數(shù)字控制信號(hào)的相位增量技術(shù)，可以產(chǎn)生任意波形，它的原理是將待產(chǎn)生的波形根據(jù)奈奎斯特量化后存入波

9、形數(shù)據(jù)存儲(chǔ)器，然后由相位累加器來(lái)完成對(duì)波形數(shù)據(jù)存儲(chǔ)器的尋址工作，在一定的系統(tǒng)時(shí)鐘下讀出，最后用D/A數(shù)模轉(zhuǎn)換器轉(zhuǎn)換后得到模擬信號(hào)，在經(jīng)過(guò)一些如低通濾波、運(yùn)算放大等處理得到用戶需要的信號(hào)。</p><p>　　本文主要內(nèi)容是在DDS的理論基礎(chǔ)上以C8051F500芯片作為主控芯片，利用專用DDS芯片AD9854來(lái)產(chǎn)生一個(gè)BPSK信號(hào).信號(hào)要具有穩(wěn)定度高，輸出頻率準(zhǔn)確，具有好的抗干擾能力，頻率分辨率高等優(yōu)點(diǎn)。完成本文

10、主要涉及的工作是熟悉AD9854芯片和C8051F500芯片的特點(diǎn)及各管腳功能，設(shè)計(jì)硬件電路圖，完成硬件電路焊接以及軟件調(diào)試等。對(duì)AD9854的控制主要是通過(guò)其內(nèi)置的各個(gè)寄存器來(lái)實(shí)現(xiàn)的，軟件部分是通過(guò)Keil和Silicon Laboratories IDE設(shè)計(jì)實(shí)現(xiàn)的。</p><p>　　關(guān)鍵詞：AD9854,C8051F500,DDS</p><p>　　ABSTRACT Nowada

11、ys, frequency synthesis technology has entered into digital synthesis directly namely DDS stage. As A new generation of frequency synthesis technology, it uses the digital control signal of the phase of the incremental t

12、echnology. It can produce any waveform and its principle is storageing the wave produced by Nyquist quantitative storage into a register, then finish a wave form data memory addressing work by phase accumulators . In a

13、certain system under the clock , and finally </p><p>　　This paper's mainly content is based on the theory of DDS and take C8051F500 chip as main control chip, using AD9854 chip to create a BPSK signal.Th

14、e signal is highly stable, the output frequency is accurately, it has the good anti-disturbance capacity and the frequency resolution has higher advantages. In order to complete this paper, the mainly involve works are

15、to familiar with AD9854 chip and F500 chip and the characteristics of the each pin and their function.Then hardware circuit design a</p><p>　　Key word: AD9854 DDS C8051F500</p><p><b>

16、　　1　緒論</b></p><p>　　1.1　當(dāng)今頻率合成技術(shù)分析</p><p>　　頻率合成技術(shù)起源很早，早在二十世紀(jì)三十年代便開(kāi)始出現(xiàn)。那么什么是頻率合成技術(shù)呢？所謂頻率合成就是將一些高穩(wěn)定度、具有一定相位特征的頻率源經(jīng)過(guò)電路上的倍頻、混頻、分頻等信號(hào)處理然后對(duì)其進(jìn)行數(shù)學(xué)意義上的加、減、乘、除等四則運(yùn)算，從而產(chǎn)生任意的具有同樣精確度的頻率源。當(dāng)今頻率合成技術(shù)大致分為三

17、種，即直接模擬頻率合成法、間接頻率合成法（鎖相環(huán)路法）、直接數(shù)字頻率合成。其中間接頻率合成法包括脈沖控制鎖相法、模擬鎖相環(huán)路法、數(shù)字鎖相環(huán)路法，本文不做具體分析。本文主要介紹直接數(shù)字頻率合成法，即DDS（Digital Direct Frequency Synthesis）。</p><p>　　DDS技術(shù)是1971年3月由美國(guó)學(xué)者J.Tiereny和C.M.Radar等人首次提出的，但是由于當(dāng)時(shí)技術(shù)條件的限制沒(méi)

18、有能引起足夠重視。它是一種任意波形發(fā)生器，DDS技術(shù)真正得到認(rèn)可是在上世紀(jì)90年代，隨著電子技術(shù)和數(shù)字集成電路技術(shù)的不斷發(fā)展給DDS提供了技術(shù)平臺(tái)，使得DDS的優(yōu)越性不斷體現(xiàn)，得到了越來(lái)越多的認(rèn)可。DDS發(fā)展至今已經(jīng)初具規(guī)模，各國(guó)都在研制DDS產(chǎn)品，其中高精度低功耗也成為基本要求。AD公司生產(chǎn)的AD9851、AD9854, AD9858等都是典型代表，它們功能強(qiáng)大且性能穩(wěn)定，其系統(tǒng)時(shí)鐘頻率從30MHz到1 GHz不等，在芯片內(nèi)部還做了抑

19、制雜散的處理，它們不僅能產(chǎn)生傳統(tǒng)的三角波、方波、鋸齒波，而且還可以產(chǎn)生任意波形，因此很適合做各種調(diào)制方式分析。任意波形發(fā)生器除了具有一般函數(shù)發(fā)生器具有的信號(hào)發(fā)生功能以外，還可以通過(guò) PC 控制和手動(dòng)設(shè)置方法產(chǎn)生任意波形，合成和還原任意波形信號(hào)。任意波形發(fā)生器的主要功能有三：</p><p>　　1.任意波形的生成:在實(shí)際環(huán)境中運(yùn)行的電子設(shè)備，系統(tǒng)或電路受到外界干擾因素的影響，存在著非理想狀態(tài)的瞬時(shí)信號(hào)，產(chǎn)生尖峰脈

20、沖，震蕩，過(guò)脈沖，頻率突變等，任意波形發(fā)生器的一個(gè)重要功能就是產(chǎn)生這類波形信號(hào)，提供給待檢測(cè)的設(shè)備或電路系統(tǒng)中，以檢測(cè)電子或芯片系統(tǒng)的實(shí)際性能。 </p><p>　　2.信號(hào)還原能力:在一些條件較為惡劣艱苦的領(lǐng)域，如航空航天，軍事等領(lǐng)域電路運(yùn)行的狀態(tài)很難估計(jì)或預(yù)測(cè)，在電子系統(tǒng)或電路生成出來(lái)后往往需要進(jìn)一步的實(shí)驗(yàn)測(cè)試和驗(yàn)證，而在這種艱苦條件下的實(shí)驗(yàn)驗(yàn)證有著較大的風(fēng)險(xiǎn)和較高的成本，不能往復(fù)多次地重復(fù)類似實(shí)

21、驗(yàn)測(cè)試和驗(yàn)證來(lái)確定電路的功能的正常與穩(wěn)定。這時(shí)，可以利用任意波形發(fā)生器的信號(hào)還原功能將現(xiàn)實(shí)環(huán)境下的各種不確定的信號(hào)采集下來(lái)，并通過(guò)計(jì)算機(jī)收集后發(fā)送給任意波形發(fā)生器存儲(chǔ)，這樣就可以利用任意波形發(fā)生器不斷地重復(fù)產(chǎn)生各種條件下無(wú)法預(yù)知或較難把握到的信號(hào)波形，模擬相同的條件與環(huán)境，為電路的測(cè)試和驗(yàn)證提供穩(wěn)定的信號(hào)發(fā)生源。</p><p>　　3.函數(shù)發(fā)生:在科研機(jī)構(gòu)和公司企業(yè)大專院校的科研工作中，為了驗(yàn)證電路的功能，需要

22、將理想波形輸入作為激勵(lì)輸入到電路中，觀察其功能是否滿足要求。任意波形發(fā)生器就可以完成這樣的功能，產(chǎn)生常用的正弦波，方波，鋸齒波，三角波等波形，作為電路的激勵(lì)源，能滿足一般實(shí)驗(yàn)和研究的需要。</p><p>　　1.2　本課題研究目標(biāo)</p><p>　　本課題主要研究DDS原理及怎樣在DDS理論基礎(chǔ)上使用AD9854芯片產(chǎn)生BPSK信號(hào)波形，其中涉及到對(duì)AD9854的控制，這是通過(guò)C805

23、1F500芯片實(shí)現(xiàn)的。通過(guò)對(duì)BPSK信號(hào)產(chǎn)生過(guò)程的掌握進(jìn)而可以理解其他調(diào)制方式下信號(hào)的產(chǎn)生過(guò)程，其中最重要的是對(duì)單片機(jī)控制AD9854的過(guò)程以及AD9854信號(hào)產(chǎn)生過(guò)程的分析與理解，這是本文的研究目標(biāo)。</p><p>　　1.3　本文主要內(nèi)容</p><p>　　本文主要內(nèi)容是闡述一個(gè)信號(hào)發(fā)生器的研發(fā)過(guò)程，整個(gè)系統(tǒng)是C8051F500單片機(jī)為主控芯片，以DDS專用芯片AD9854為核心功

24、能芯片，另外配置相應(yīng)的外圍電路，用C語(yǔ)言和Keil平臺(tái)開(kāi)發(fā)的一個(gè)信號(hào)發(fā)生器。具體工作如下：</p><p>　?。?）理解熟悉DDS原理和AD9854、C8051F500的芯片性能，通過(guò)對(duì)芯片資料的閱讀掌握這兩個(gè)芯片各管腳功能。并對(duì) DDS 工作過(guò)程中產(chǎn)生雜散的原因和DDS頻譜進(jìn)行分析。</p><p>　?。?）用Protel軟件設(shè)計(jì)相應(yīng)外圍電路，對(duì)電路進(jìn)行分析，確?？梢詫?shí)現(xiàn)預(yù)期功能，解

25、決設(shè)計(jì)中遇到的各種問(wèn)題。</p><p>　?。?）進(jìn)行軟件設(shè)計(jì)，用于C8051F500芯片對(duì)于AD9854芯片的控制，其中要詳細(xì)了解AD9854內(nèi)部各個(gè)寄存器的作用以及串行操作方法，確?？梢援a(chǎn)生預(yù)期信號(hào)。</p><p>　　（4）用Keil下的Silicon laboratories IDE開(kāi)發(fā)環(huán)境將軟硬件結(jié)合起來(lái)進(jìn)行調(diào)試，分析產(chǎn)生所需信號(hào)的各個(gè)環(huán)節(jié)，解決遇到的問(wèn)題。</p>

26、;<p>　　（5）對(duì)整個(gè)工作進(jìn)行總結(jié)。</p><p><b>　　2　DDS簡(jiǎn)介</b></p><p>　　2.1　DDS構(gòu)成及原理</p><p>　　對(duì) DDS 結(jié)構(gòu)由4 個(gè)主要部分構(gòu)成：相位累加器、低通濾波器、波形 ROM 表、數(shù)模轉(zhuǎn)換器，另外還有參考時(shí)鐘。其結(jié)構(gòu)如下圖所示：</p><p>　

27、　圖2-1　DDS原理結(jié)構(gòu)圖</p><p>　　1. 相位累加器是DDS的核心部分，其結(jié)構(gòu)由一個(gè)N位寄存器和一個(gè)N位加法器組成，它是通過(guò)將寄存器的輸出反饋到加法器的輸入實(shí)現(xiàn)的，在每一個(gè)參考時(shí)鐘fc脈沖內(nèi)，N位加法器將頻率控制字K(即相位增量)與N位累加器上一次累加的相位數(shù)據(jù)相加一次，把相加后的相位結(jié)果送入寄存器保存，因此在時(shí)鐘的作用下，相位累加器可以不斷的對(duì)頻率控制字進(jìn)行線性相位累加。由此可見(jiàn)相位累加器在每一個(gè)

28、時(shí)鐘輸入時(shí)完成一次頻率控制字累加，相位累加器最終輸出就是合成信號(hào)的相位，輸出的頻率就是DDS的頻率。當(dāng)相加后的結(jié)果超出寄存器表示范圍時(shí)寄存器溢出2N。</p><p>　　2.波形ROM又叫做正弦查詢表ROM其結(jié)構(gòu)圖如下：</p><p>　　P位相位數(shù)據(jù)M位數(shù)據(jù)幅值</p><p>　　圖2-2　ROM結(jié)構(gòu)圖</p><p>　　它的作用

29、是存儲(chǔ)波形幅值數(shù)據(jù)，進(jìn)行幅相轉(zhuǎn)換。它用相位累加器的輸出作為ROM的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值經(jīng)過(guò)查詢表查出，完成幅相轉(zhuǎn)換。尋址原理是N位尋址地址ROM相當(dāng)于把0-360度的正弦信號(hào)離散成具有2N個(gè)樣值的序列，若波形ROM有M位數(shù)據(jù)位，則2N個(gè)樣值的幅值以M位二進(jìn)制數(shù)值固化在ROM中，按照地址的不同可以輸出相應(yīng)相位的正弦信號(hào)的幅值。</p><p>　　D/A轉(zhuǎn)換器是將波形ROM按采樣

30、時(shí)鐘頻率fc輸出的幅值數(shù)據(jù)轉(zhuǎn)換為模擬量，輸出波形為階梯波。波形存儲(chǔ)器的輸出送到D/A轉(zhuǎn)換器。D/A轉(zhuǎn)換器就可進(jìn)行上述轉(zhuǎn)換，需要注意的是頻率合成器對(duì)D/A轉(zhuǎn)換器的分辨率有一定的要求，D/A轉(zhuǎn)換器分辨率越高，合成正弦波S(t)的臺(tái)階數(shù)就越多，輸出波形精確度越高。</p><p>　　低通濾波器對(duì)DAC的階梯波進(jìn)行平滑濾波，濾掉DDS中高頻雜散部分。 對(duì)DIA轉(zhuǎn)換器輸出的階梯波S(t)進(jìn)行頻譜分析可知，s(t)中除了主

31、頻f0外，還存在fc,2 fc…兩邊+f0和-f0處的非諧波分量，幅值包括為辛格函數(shù)。因此為了取出主頻f0，必須在D/A轉(zhuǎn)換器的輸出端接頻率為fc/ 2的低通濾波器。</p><p>　　DDS的理論基礎(chǔ)是奈奎斯特采樣定理,奈奎斯特定理描述為：在進(jìn)行模數(shù)轉(zhuǎn)換時(shí)，當(dāng)采樣頻率fs大于最高頻率fc的二倍時(shí)，采樣之后的數(shù)字信號(hào)保留原有信號(hào)的全部信息，可以完整恢復(fù)，其中最小采樣速率fs稱為奈奎斯特速率。而DDS則為奈奎斯特

32、采樣定理的逆過(guò)程，它使用離散化后的數(shù)值重建原信號(hào)。 根據(jù)乃奎斯特采樣定理，采樣點(diǎn)的數(shù)字化編碼被存儲(chǔ)在波形ROM的存儲(chǔ)單元中，每個(gè)采樣點(diǎn)占用一個(gè)存儲(chǔ)單元，并且每一個(gè)采樣點(diǎn)對(duì)應(yīng)唯一的相位信息，因此可以根據(jù)查表來(lái)獲得。相位累加器的輸出端與波形存儲(chǔ)器的地址線相連，將相位信息輸出到波形存儲(chǔ)器中，對(duì)波形存儲(chǔ)器中的波形數(shù)據(jù)以頻率控制字K為間隔進(jìn)行查找并輸出。波形數(shù)據(jù)存儲(chǔ)器將查找出的波形數(shù)據(jù)輸出到D/A轉(zhuǎn)換器進(jìn)行數(shù)模轉(zhuǎn)換后獲得模擬信號(hào)。DDS根據(jù)正弦信

33、號(hào)產(chǎn)生的原理，從相位出發(fā)，以不同的相位給出不同電壓幅度，最后通過(guò)平滑濾波輸出所需的頻率信號(hào)。下圖單位元表示正弦函數(shù)： </p><p>　　圖2-3　DDS信號(hào)生成單位圓</p><p>　　Θ(t)為相位角，是半徑R以原點(diǎn)為中心旋轉(zhuǎn)與x軸形成的夾角，其變化范圍是0°～360°。S是半徑R在選裝過(guò)程中在Y軸上的投影，當(dāng)R的端點(diǎn)連續(xù)不斷的繞

34、圓旋轉(zhuǎn)時(shí)，S將在+1和-1之間取任意值，所以S的長(zhǎng)度就是正弦函數(shù)的幅度值，即S=Rsinθ(t)。如果單位圓的半徑R是不斷連續(xù)的旋轉(zhuǎn)，而是在一定時(shí)間間隔內(nèi)以等步長(zhǎng)相位增量階躍式旋轉(zhuǎn)，那么正弦函數(shù)的幅度信息隨著相位信息發(fā)生周期性變化，這樣就體現(xiàn)出了幅度信息和相位信息的變化。根據(jù)不同相位增量的正弦信號(hào)發(fā)生圖可以很容易得出采樣信號(hào)的幅度變化，進(jìn)一步根據(jù)S值繪制出階梯式的近似正弦函數(shù)，當(dāng)增量變小時(shí)S掃描圓周時(shí)間也增長(zhǎng)，因此頻率就越高，輸出的正弦

35、波就越接近實(shí)際波形。</p><p>　　2.2　DDS的性能參數(shù)</p><p>　　相對(duì)帶寬：DDS輸出的最低頻率是fomin=fc/2N而由于抽樣定理和時(shí)鐘的限制，最高頻率fomax小于等于1/2fc。相對(duì)帶寬計(jì)算公式如下：</p><p><b>　?。?.2.1）</b></p><p>　　頻率轉(zhuǎn)換時(shí)間：DD

36、S的頻率轉(zhuǎn)換時(shí)間可以近似認(rèn)為是實(shí)時(shí)的，這是因?yàn)樗南辔恍蛄性跁r(shí)間上是離散的，在頻率控制字改變以后，要經(jīng)過(guò)一個(gè)時(shí)鐘周期以后才能按照新的相位增量累加，所以也就是說(shuō)，它的頻率轉(zhuǎn)換時(shí)間就是頻率控制字的傳輸時(shí)間，即一個(gè)時(shí)鐘周期。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間就越短，但再小也不能小于數(shù)字門電路的延遲時(shí)間。</p><p>　　頻率穩(wěn)定度：分為長(zhǎng)期頻率穩(wěn)定度，短期頻率穩(wěn)定度和瞬態(tài)頻率穩(wěn)定度三種，指的是在一定時(shí)間間隔內(nèi)輸出頻率值與標(biāo)準(zhǔn)頻

37、率值間的偏差。</p><p>　　頻率分辨率：DDS的頻率分辨率就是指最小頻率，它與相位累加器的字長(zhǎng)N有關(guān)，只要N足夠大，DDS可以得到很小的頻率分辨率。計(jì)算公式如下：</p><p><b>　?。?.2.2）</b></p><p>　　調(diào)制性能：DDS可以實(shí)現(xiàn)調(diào)相、調(diào)幅、調(diào)頻、幅移鍵控、時(shí)移鍵控、相移鍵控等功能，這是因?yàn)樗侨珨?shù)字的，利

38、用頻率控制字或者相位控制字可以實(shí)現(xiàn)對(duì)頻率和對(duì)相位的控制。</p><p>　　DDS控制字：DDS控制字包括相位累加器字長(zhǎng)N、頻率控制字K、相位控制字P、相位加法器字長(zhǎng)M、幅度控制字A。在信號(hào)合成的一個(gè)周期內(nèi)，K不能變化，就是說(shuō)K在每次改變之前至少經(jīng)過(guò)2N/K個(gè)DDS時(shí)鐘。通過(guò)改變P可以控制輸出的相位參數(shù)，當(dāng)相位控制字由0變到P時(shí)，ROM的輸入為相位控制字與相位累加器輸出之和，因此輸出幅度增加2πP/2M。DDS

39、輸出信號(hào)幅度可以通過(guò)在ROM后加一個(gè)數(shù)字乘法器實(shí)現(xiàn)，對(duì)輸出幅度值編碼加權(quán)就可以通過(guò)幅度控制字A來(lái)實(shí)現(xiàn)。所以，當(dāng)DDS相位累加器字長(zhǎng)與相位加法器字長(zhǎng)確定后，可以通過(guò)改變K、P、A來(lái)控制DDS的輸出頻率、輸出相位與幅度。</p><p>　　7.頻譜純度：頻譜純度是DDS常用的參數(shù)，頻譜純度由雜散分量和相位噪聲兩個(gè)參數(shù)。雜散分量又可分為諧波分量和非諧波分量過(guò)程中的非線性失真，頻率合成器內(nèi)外干擾或頻率合成方式造成?？捎?/p>

40、頻率合成相位噪聲是瞬間頻率穩(wěn)定度在頻域內(nèi)的表示，在頻域上表現(xiàn)為主頻譜兩段連續(xù)的噪聲邊帶。</p><p>　　2.3　DDS頻譜計(jì)算</p><p>　　關(guān)于DDS頻譜計(jì)算可從理想情況與實(shí)際情況出發(fā)討論。所謂理想情況是指DDS不存在相位誤差、幅度量化誤差和DAC誤差，整個(gè)系統(tǒng)相當(dāng)于一個(gè)理想的采樣-保持電路，滿足理想情況有以下三個(gè)條件：</p><p>　　1.ROM

41、的存儲(chǔ)值是完全真值，沒(méi)有量化誤差，也就是說(shuō)DAC的分辨率無(wú)限大。</p><p>　　2.DAC、濾波器是理想器件。</p><p>　　不存在截?cái)?，相位累加器的N位輸出全部用于ROM尋址，即完全沒(méi)有相位舍位。DDS信號(hào)生成如下圖：</p><p>　　圖2-4　DDS信號(hào)生成圖</p><p>　　對(duì)于采樣-保持電路，采樣序列S(n)是周期

42、序列，DDS系統(tǒng)中，其周期可以表示為t=2N/GCD(2N ,K)其中GCD表示K和2N的最大公約數(shù)，另外由于系統(tǒng)是理想的，DAC也為理想器件所以不考慮量化誤差，因此波形ROM得到的幅度序列表示為：</p><p><b>　?。?.3.1）</b></p><p>　　假設(shè)采樣周期是Tc，那么采樣電路輸出序列為：</p><p><b&

43、gt;　?。?.3.2）</b></p><p>　　S(n)經(jīng)過(guò)D/A轉(zhuǎn)換就變成余弦階梯波，得到的階梯信號(hào)是是S(t)可以表為：</p><p><b>　?。?.3.3）</b></p><p>　　其中h(t)=u(t)-u(t-T),u(t)為階躍函數(shù)，那么：</p><p><b>　?。?/p>

44、2.3.4）</b></p><p><b>　　現(xiàn)在令,則</b></p><p><b>　?。?.3.5）</b></p><p><b>　　根據(jù)卷積定理：</b></p><p><b>　?。?.3.6）</b></p>

45、<p>　　從M(t)的表達(dá)式可以看出M(t)是余弦函數(shù)以fc為采樣頻率的采樣信號(hào)，所以m(t)的頻譜是余弦函數(shù)以fc為周期的周期嚴(yán)拓，其頻譜為：</p><p><b>　　（2.3.7）</b></p><p>　　又可以得出h(t)的頻譜為：</p><p><b>　?。?.3.8）</b></

46、p><p>　　將兩式代入（2.3.6）即可得理想情況下DDS的頻譜：</p><p><b>　?。?.3.9）</b></p><p>　　下面討論非理想狀態(tài)下頻譜，非理想狀態(tài)下主要有三種誤差干擾，分別為：相位截?cái)嗾`差、幅度量化誤差和模數(shù)轉(zhuǎn)換誤差。這些也是產(chǎn)生雜散的主要原因，另外還有一些電磁干擾和噪聲干擾也會(huì)影響DDS的輸出。下圖為DDS雜散來(lái)

47、源圖：</p><p>　　εp(n) εq(n) εDAC(n) </p><p>　　圖2-5　DDS雜散來(lái)源圖</p><p>　　εp(n)為相位截?cái)嗾`差,在實(shí)際情況下，ROM的空間有限，因?yàn)闉榱颂岣叻直媛示托枰M量提高相位累加器的運(yùn)算字長(zhǎng)N，通常取N 32, 48, 64，這樣輸出到ROM表的地址

48、線就有N位，所需的ROM存儲(chǔ)空間為232 = 4G容量的空間，甚至更高，這顯然是不現(xiàn)實(shí)的。相位累加器不可能都用在尋址，往往只截取相位累加器的高N位作為尋址，因此 就引入了相位截?cái)嗾`差。 </p><p>　　εq(n) 為幅度量化誤差，量化是指

49、用一個(gè)有限的 二進(jìn)制比特來(lái)表示一個(gè)無(wú)限精度的模擬值，因此為了提高精確度就需要足夠多的二進(jìn)制比特?cái)?shù)，在ROM中存儲(chǔ)數(shù)據(jù)和DAC中數(shù)模轉(zhuǎn)換需要的是模擬信號(hào)量化值，即以2進(jìn)制表示的模擬量，然而要以2進(jìn)制數(shù)據(jù)精確地表示出模擬量，則要求此2進(jìn)制數(shù)據(jù)具有無(wú)限長(zhǎng)位數(shù)，但ROM的字長(zhǎng)有限，因此一定會(huì)出現(xiàn)誤差。εDAC(n)表示數(shù)模轉(zhuǎn)換誤差，引起數(shù)模轉(zhuǎn)換誤差的主要原因是數(shù)模轉(zhuǎn)換器的非線性、有限的分辨力和瞬態(tài)效應(yīng)，另外開(kāi)關(guān)開(kāi)合產(chǎn)生毛刺、積分非線性、差分非

50、線性、數(shù)字噪聲饋通等都給頻譜帶來(lái)大量的背景噪聲和雜散。理想D/A轉(zhuǎn)換器是在輸入時(shí)理想單頻信號(hào)的量化值時(shí)，輸出的模擬信號(hào)還是一個(gè)單頻正弦信號(hào)，但由于工藝限制，顯示中的D/A轉(zhuǎn)換器都存在一定的非線性。隨著時(shí)鐘頻率地提高，DAC對(duì)DDS頻譜的影響越來(lái)越大，在高速DDS信號(hào)發(fā)生器中，DAC的非線性已成為DDS雜散的主要來(lái)源之一。</p><p><b>　　2.4　雜散抑制 </b></p&g

51、t;<p>　　上文已經(jīng)對(duì)產(chǎn)生雜散的原因做了簡(jiǎn)要分析，因?yàn)殡s散對(duì)DDS的頻譜有嚴(yán)重影響，先結(jié)合本設(shè)計(jì)給出一些抑制雜散的方法。</p><p>　　1.增大波形的有效存儲(chǔ)容量可以減少雜散。截?cái)嗝可僖晃?，雜散約改善6dB，增大存儲(chǔ)容量可通過(guò)以下兩種方法：</p><p>　?。?） 增大波形存儲(chǔ)器的物理容量。但由于硬件以及工藝限制，增加容量意味著增加成本，因此不可無(wú)限增大。<

52、;/p><p>　?。?）通過(guò)壓縮存儲(chǔ)技術(shù)來(lái)改善存儲(chǔ)器的數(shù)據(jù)尋址位。壓縮存儲(chǔ)技術(shù)是針對(duì)一些具有對(duì)稱性的波形。只保留一個(gè)周期內(nèi)的部分波形繼而用對(duì)稱性來(lái)恢復(fù)其余波形的方法。</p><p>　　2.采用抖動(dòng)技術(shù)。因?yàn)樵斐上辔唤財(cái)嗾`差的是離散的周期序列，這些誤差序列形成的噪聲在頻域是離散譜線，而噪聲就分布在有限的譜線上。下面引入滿足一定條件的隨機(jī)序列破壞誤差序列的周期性和相關(guān)性就可以使噪聲分布在更廣

53、泛的范圍內(nèi)，使原來(lái)的離散譜功率譜線在大范圍內(nèi)平均，變?yōu)檩^低的噪聲基帶，因此可以減小誤差。</p><p>　　3.芯片選擇。由以上分析可知，DAC位數(shù)超過(guò)11，雜散性能就無(wú)明顯改善，所以在選擇DDS芯片時(shí)要選用大的頻率控制字位數(shù)和相位有效位較大的的NCO。而AD9854的頻率控制字位數(shù)有48bit, 相位有效位有17bit, 截?cái)酁?2bit，是目前比較有性價(jià)比的芯片。

54、</p><p><b>　　3　設(shè)計(jì)思想及方案</b></p><p>　　3.1 　開(kāi)發(fā)環(huán)境與開(kāi)發(fā)系統(tǒng)</p><p>　　本設(shè)計(jì)所采用的開(kāi)發(fā)環(huán)境是Silicon laboratories IDE，而Keil作為它的C51編譯器也是一塊使用。所謂的IDE只是一個(gè)集成開(kāi)發(fā)環(huán)境，必須有相關(guān)的工具鏈 TOOL CHAIN 支持才能編譯，調(diào)試程序S

55、ilicon laboratories IDE 需要KEIL的C51編譯器（C15）、BL51連接器， A51匯編語(yǔ)言編譯器等等一系列工具。</p><p>　　Keil 是美國(guó)Keil Software公司出品的51系列兼容單片機(jī)C語(yǔ)言軟件開(kāi)發(fā)系統(tǒng)，它與匯編相比更加易學(xué)易用，因?yàn)樗梢圆捎肅語(yǔ)言進(jìn)行開(kāi)發(fā)。Keil提供了包括C編譯器、宏匯編、連接器、庫(kù)管理和一個(gè)功能強(qiáng)大的仿真調(diào)試器等在內(nèi)的完整開(kāi)發(fā)方案，通過(guò)一個(gè)集

56、成開(kāi)發(fā)環(huán)境（uVision）將這些部分組合在一起。運(yùn)行Keil軟件需要WIN98、NT、WIN2000、WINXP等操作系統(tǒng)。</p><p>　　Silicon laboratories IDE可以通過(guò)51開(kāi)發(fā)器將程序下載到C8051F500，在運(yùn)行程序的過(guò)程中提供各寄存器的視窗，可以看到各寄存器中的值是如何變化，進(jìn)而了解對(duì)AD9854的詳細(xì)控制過(guò)程。</p><p>　　3.2　芯片特

57、點(diǎn)及功能介紹</p><p>　　下面介紹所用到的芯片功能和特點(diǎn)。</p><p>　　3.2.1　AD9854芯片特點(diǎn)及功能介紹</p><p>　　AD9854是AD公司生產(chǎn)的DDS專用芯片，目前AD公司共生產(chǎn)一下三大系列DDS芯片：AD985X系列、AD983X系列和AD995X系列。下面簡(jiǎn)單介紹AD9854芯片。</p><p>　　

58、AD9854是高功耗高性能型。AD9854擁有300MHZ內(nèi)部時(shí)鐘頻率，可以進(jìn)行FSK、BPSK、PSK、chirp、AM等的操作，雙綜合12bit數(shù)模轉(zhuǎn)換器，超高速，3ps rms 抖動(dòng)比較，它還有出色的動(dòng)態(tài)性能，4到20倍可編程時(shí)鐘乘法器，雙48bit可編程頻率寄存器，雙14比特可編程相位寄存器，12bit可編程調(diào)幅以及輸出開(kāi)/關(guān)鍵控功能，單管腳FSK、BPSK數(shù)據(jù)接口，PSK可輸入/輸出接口，具有單管腳頻率保持功能的線性或者非線性

59、脈沖等一些優(yōu)良特征。</p><p>　　AD9854數(shù)字合成器是一個(gè)利用DDS技術(shù)、兩個(gè)內(nèi)部高速高性能正交DACs控制數(shù)字可編程輸入輸出的綜合器件。當(dāng)給AD9854加上一個(gè)確定時(shí)鐘時(shí)，它可以生成高度穩(wěn)定、頻率-相位-幅度可編程的sine或者cosine輸出，這些特點(diǎn)可以被用于靈敏的LO以及雷達(dá)和其他一些應(yīng)用。AD9854具有創(chuàng)新意義的高速DDS核心提供48bit的頻率分辨率。通過(guò)改變各個(gè)寄存器的控制字可以實(shí)現(xiàn)基

60、本的信號(hào)輸出，AD9854提供五種模式，下表將分別給出：</p><p>　　表3-1　AD9854工作模式對(duì)照表</p><p>　　數(shù)字調(diào)制的載波是AD9854輸出的正弦信號(hào)，調(diào)制波是一組成的序列，輸入到AD9854的FSKBPSKIHOLD引腳((PIN 29)，再通過(guò)正確設(shè)置DDS其它寄存器即可輸出數(shù)字調(diào)制信號(hào)。本文主要討論BPSK信號(hào)的產(chǎn)生，因此給出大致步驟：</p>

61、<p>　　1.在頻率寄存器1中設(shè)置一個(gè)載波頻率；</p><p>　　2.在相位寄存器1和相位寄存器2中設(shè)置合適的14比特相位控制字；</p><p>　　3.在29腳輸入BPSK數(shù)據(jù)；</p><p>　　4.當(dāng)一切就緒時(shí)，使能I/O更新時(shí)鐘。</p><p>　　3.2.2　C8051F500芯片特點(diǎn)及功能</p&g

62、t;<p>　　C8051f500是一款功能強(qiáng)大的芯片，它多用于汽車工業(yè)，這一系列單片機(jī)的功能、速度都比51系列的單片機(jī)要強(qiáng)大的多。C8051f500完全整合在MCUs系統(tǒng)晶片上，它可以使用標(biāo)準(zhǔn)的803x/805x匯編器和編譯器進(jìn)行軟件開(kāi)發(fā)，一般使用Keil。它具有8051標(biāo)準(zhǔn)的組架結(jié)構(gòu)，具有增強(qiáng)的CIP-51內(nèi)核，其指令集與MCS-51完全兼容，CIP-51采用流水線結(jié)構(gòu)，70%的的指令執(zhí)行時(shí)間為1或2個(gè)系統(tǒng)時(shí)鐘周期，這

63、個(gè)速度是標(biāo)準(zhǔn)8051指令執(zhí)行速度的12倍，其峰值執(zhí)行速度可達(dá)100MBPS，因此它是目前世界上速度最快的8位單片機(jī)。另外它具有系統(tǒng)內(nèi)部的、非侵入的、告訴的程序調(diào)試接口，控制器區(qū)域網(wǎng)絡(luò)有自己的掩碼，具有獨(dú)立的片內(nèi)時(shí)鐘源(精度最高可達(dá)0.5%)，設(shè)計(jì)人員既可選擇外接時(shí)鐘，也可直接應(yīng)用片內(nèi)時(shí)鐘，同時(shí)可以在內(nèi)外時(shí)鐘源之間自如切換。片內(nèi)時(shí)鐘源降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度，提高了系統(tǒng)可靠性，而時(shí)鐘切換功能則有利于系統(tǒng)整體功耗的降低實(shí)現(xiàn)了I/O從固定方式到

64、交叉開(kāi)關(guān)配置。固定方式的I/O端口，既占用引腳多，配置又不夠靈活。</p><p>　　絕大部分的C8051F系列單片機(jī)都集成了單個(gè)或兩個(gè)ADC，它們都是12比特、200KSPS、32信道、單端的集成模擬乘法器的ADC。在片內(nèi)模擬開(kāi)關(guān)的作用下可實(shí)現(xiàn)對(duì)多路模擬信號(hào)的采集轉(zhuǎn)換。片內(nèi)ADC的采樣精度最高可達(dá)24bit，采樣速率最高可達(dá)500KSPS，集成了豐富的外部設(shè)備接口。它具有64KB或者32KB的片上緩存，435

65、2字節(jié)的片上RAM，還有兩路UART和最多可達(dá)5個(gè)定時(shí)器及6個(gè)PCA（可編程計(jì)數(shù)序列）模塊，此外還根據(jù)不同的需要集成了SMBus/I2C、增強(qiáng)的SPI串行端口、USB、CAN、LIN等接口，以及RTC部件,增強(qiáng)了在信號(hào)處理方面的性能，它們都在芯片硬件中得以實(shí)現(xiàn)。部分型號(hào)具有16x16 MAC以及DMA功能，可對(duì)所采集信號(hào)進(jìn)行實(shí)時(shí)有效的算法處理并提高了數(shù)據(jù)傳送能力。在C8051F中，則采用開(kāi)關(guān)網(wǎng)絡(luò)以硬件方式實(shí)現(xiàn)I/O端口的靈活配置，外設(shè)電

66、路單元通過(guò)相應(yīng)的配置寄存器控制的交叉開(kāi)關(guān)配置到所選擇的端口上。從傳統(tǒng)的仿真調(diào)試到基于JTAG接口的在系統(tǒng)調(diào)試，C8051F在8位單片機(jī)中率先配置了標(biāo)準(zhǔn)的JTAG接口（IEEE1149.1）。C8051F的JTAG接口不僅為在系統(tǒng)測(cè)試</p><p>　　Silicon Labs 公司C8051F系列單片機(jī)作為SoC芯片的杰出代表能夠滿足大部分場(chǎng)合的復(fù)雜功能要求，并在嵌入式領(lǐng)域的各個(gè)場(chǎng)合都得到了廣泛的應(yīng)用：在工業(yè)控

67、制領(lǐng)域，其豐富的模擬資源可用于工業(yè)現(xiàn)場(chǎng)多種物理量的監(jiān)測(cè)、分析及控制和顯示；在便攜式儀器領(lǐng)域，其低功耗和強(qiáng)大的外設(shè)接口也非常適合各種信號(hào)的采集、存儲(chǔ)和傳輸；此外，新型的C8051F5x系列單片機(jī)也在汽車電子行業(yè)中嶄露頭角。正是這些優(yōu)勢(shì)，使得C8051單片機(jī)在進(jìn)入中國(guó)市場(chǎng)的短短幾年內(nèi)就迅速風(fēng)靡，隨著新型號(hào)的不斷推出以及推廣力度的不斷加大，C8051系列單片機(jī)將迎來(lái)日益廣闊的發(fā)展空間，成為嵌入式領(lǐng)域的時(shí)代寵兒。 C8051F系列單片機(jī)，可以說(shuō)

68、是功能最全，運(yùn)行速度最快的八位單片機(jī)。</p><p>　　3.3　芯片管腳定義及串行操作</p><p>　　下面介紹所用芯片管腳定義及串行操作。其中主要介紹AD9854的串行操作，由于F500只用到一少部分管腳，而且沒(méi)有用I2C總線，顧介紹簡(jiǎn)略。</p><p>　　3.3.1　AD9854管腳定義及串行操作</p><p>　　AD98

69、54有80個(gè)管腳，功能強(qiáng)大，其管腳圖如下圖：</p><p>　　圖3-1　AD9854管腳圖</p><p>　　各管腳功能不再詳細(xì)論述，只給出本文所用到的一些管腳：</p><p>　　表3-2　AD9854管腳功能表</p><p>　　以上為本設(shè)計(jì)所使用的管腳，接下來(lái)介紹它的串行操作。</p><p>　　AD

70、9854的工作控制可以通過(guò)對(duì)其內(nèi)部寄存器寫入數(shù)據(jù)來(lái)實(shí)現(xiàn)，本設(shè)計(jì)采用串行方式操作，另外還有8位并行方式。在串行方式下又分為兩線制和三線制兩種傳輸方式，本設(shè)計(jì)采用兩線制方式。在兩線制下一個(gè)串行操作周期分為兩部分，一部分為指令操作，另一部分為數(shù)據(jù)操作。指令操作又包括對(duì)讀寫方式的操作和給出寄存器地址，它是在前八個(gè)SCLK的上升沿寫入的。讀寫方式的操作在第一位，如果是0則表明進(jìn)行寫操作，如果是一則進(jìn)行讀操作，而對(duì)寄存器地址的操作是由后四位給出，見(jiàn)

71、下表：</p><p>　　MSB LSB</p><p>　　表3-3　AD9854串行操作的指令字節(jié)</p><p>　　A0~A3是控制各個(gè)寄存器地址的，這些地址將在3.3節(jié)給出。數(shù)據(jù)操作是真正控制寄存器功能的比特，下表給出每一個(gè)寄存器所需要的數(shù)據(jù)操作比特?cái)?shù)：</p><p>　　表3-4

72、　AD9854寄存器操作表</p><p>　　一個(gè)通信周期完成后，AD9954的串口控制器即認(rèn)為接下來(lái)的8個(gè)SCLK的上</p><p>　　升沿對(duì)應(yīng)的是下一個(gè)通信周期的指令字。一般來(lái)說(shuō)必須按照上表寫滿各寄存器所需的字節(jié)數(shù)，但是I/O RESET引腳可提供中斷復(fù)位，當(dāng)它為高時(shí)將立即終止當(dāng)前的通信周期，而當(dāng)I/O RESET引腳狀態(tài)回到低電平時(shí)，AD99S4串口控制器認(rèn)為接下來(lái)的8個(gè)系統(tǒng)時(shí)

73、鐘的上升沿對(duì)應(yīng)的是下一個(gè)通信周期的指令字，從而保持通信的同步。</p><p>　　對(duì)AD9854寫操作發(fā)生在上升沿，讀操作發(fā)生在下降沿，下圖順便給出傳輸關(guān)系圖： </p><p>　　圖3-2　AD9854傳輸關(guān)系圖</p><p>　　接下來(lái)給出傳輸時(shí)序圖：</p><p>　　圖3-3　AD9854傳輸寫時(shí)序圖</p>

74、<p>　　圖3-4　AD9854傳輸讀時(shí)序圖</p><p>　　另外要注意一個(gè)細(xì)節(jié)，通過(guò)串行操作寫入AD9854的數(shù)據(jù)時(shí)存放在一個(gè)I/O緩存中的，而不是直接寫入寄存器中，這就要通過(guò)一個(gè)I/O更新時(shí)鐘來(lái)將緩存中的數(shù)據(jù)寫入寄存器中，我們可以通過(guò)I/O UD CLK（20管腳）來(lái)實(shí)現(xiàn)這個(gè)功能。</p><p>　　I/O UD CLK包括內(nèi)部和外部?jī)煞N模式，內(nèi)部模式是靠系統(tǒng)自身產(chǎn)生

75、更新時(shí)鐘。可以通過(guò)對(duì)32比特的更新時(shí)鐘寄存器進(jìn)行編程來(lái)控制時(shí)鐘頻率，寄存器的地址列表見(jiàn)4.2.1節(jié)，兩個(gè)相鄰的更新脈沖之間的時(shí)間由以下公式給出：</p><p>　　其中N是用戶在32比特的更新時(shí)鐘寄存器里寫入的值，N允許的范圍是232-1~1。</p><p>　　當(dāng)用戶采用外部時(shí)鐘模式時(shí)，一定要使時(shí)鐘與系統(tǒng)時(shí)鐘同步以免使數(shù)據(jù)不能完全寫入寄存器。系統(tǒng)默認(rèn)的模式是內(nèi)部模式（內(nèi)部寄存器控制比

76、特是高），因此要將模式轉(zhuǎn)換到外部模式，該比特就必須置低。</p><p>　　在選用串行I/O模式下最好使用外部I/O更新時(shí)鐘，這樣可以避免在一個(gè)串行通信周期內(nèi)發(fā)生更新，如果在一個(gè)周期內(nèi)發(fā)生更新將導(dǎo)致傳入寄存器中的數(shù)據(jù)只能傳入一部分，另一部分將被當(dāng)做其他寄存器的數(shù)據(jù)而誤傳。推出默認(rèn)模式的方法是在上電后對(duì)芯片進(jìn)行外部模式編程，這必須在主復(fù)位之后而在REFCLK之前完成，REFCLK接下來(lái)可以將這個(gè)信息傳到寄存器中，

77、使芯片的模式轉(zhuǎn)換為外部模式。</p><p>　　3.3.2　C8051F500管腳定義及操作</p><p>　　C8051f500管腳圖如下：</p><p>　　圖3-5　C8051f500芯片管腳圖</p><p>　　各管腳詳細(xì)功能不再論述，本文只給出相關(guān)管腳功能：</p><p>　　表3-5　C8051f

78、500管腳功能表</p><p>　　以上為本設(shè)計(jì)所使用的管腳，接下來(lái)介紹C8051f500的端口操作。由于C8051f500功能強(qiáng)大，因此端口有多種模式，輸入模式下可以通過(guò)對(duì)PnMDIN寄存器設(shè)置來(lái)進(jìn)行操作，另外復(fù)位默認(rèn)模式下所有端口都是弱上拉狀態(tài)。當(dāng)端口用于比較器、ADC輸入、外部振蕩器輸入或者VREF時(shí)采用模擬輸入模式，PnMDIN設(shè)置為0。當(dāng)工作在模擬I/O下，弱上拉、數(shù)字發(fā)生器和數(shù)字接收器不工作，在模擬

79、模式下讀回來(lái)的數(shù)是零。</p><p>　　當(dāng)端口用于SMBus、UART、SPI、GPIO等時(shí)端口應(yīng)該使用數(shù)字模式，PnMDIN設(shè)置為1，在數(shù)字模式下必須采用開(kāi)環(huán)模式或者上拉模式的一種，上拉模式是PnMDOUT.n = 1時(shí)開(kāi)始工作，本設(shè)計(jì)要將讀數(shù)據(jù)口設(shè)置為上拉模式。</p><p>　　至于輸出模式則通過(guò)PnMDOUT寄存器來(lái)控制，賦值為1則為上拉，0是開(kāi)環(huán)。使能交叉線是通過(guò)XBARE

80、寄存器來(lái)控制，賦值1則使能，接下來(lái)是本設(shè)計(jì)端口初始化代碼：</p><p>　　void PORT_Init (void)</p><p><b>　　{</b></p><p>　　U8 SFRPAGE_save = SFRPAGE;</p><p>　　SFRPAGE = CONFIG_PAGE;</p>

81、<p>　　P0MDOUT = 0x80; // All P0 pins push-pull output</p><p>　　P1MDOUT = 0xff; // Make the LED (P1.3) a push-pull</p><p>　　P1MDIN= 0x04;

82、 // output</p><p>　　XBR0 = 0x08; // Enable SMBus pins</p><p>　　XBR2 = 0xc0; </p><p>　　SFRPAGE = SFRPAGE_save;</p><p><b&g

83、t;　　}</b></p><p>　　3.4　單片機(jī)控制AD9854方案可行性分</p><p>　　采用DDS專用芯片AD9854能夠滿足高精度、高速度、高分辨率等要求，輸出效果好，芯片有寬帶和窄帶SFDR（無(wú)雜散動(dòng)態(tài)范圍抑制）可以很好的抑制雜散，兩個(gè)48位頻率控制字，相位累加器高17位尋址正弦查詢表ROM和兩個(gè)14位相位控制字，方便實(shí)現(xiàn)BPSK調(diào)制。而控制電路采用單片機(jī)為

84、核心，輔以外圍電路，能對(duì)信號(hào)的產(chǎn)生、顯示及處理進(jìn)行控制。并對(duì)生成的信號(hào)后期處理，比如功放等?？刂圃韴D如下：</p><p>　　圖3-6　控制原理圖</p><p>　　本設(shè)計(jì)采用C8051f500作為主控芯片的原因是此芯片運(yùn)行速度快，利用類似于I2C總線的控制方式可以很方便控制AD9854各寄存器數(shù)值，在寫入寄存器數(shù)據(jù)以后還可以很方便進(jìn)行讀出操作以確認(rèn)控制字是否正確，由于C8051f5

85、00的I/O口可以很方便地進(jìn)行操作，所以本設(shè)計(jì)有很高的可行性。 </p><p>　　4　具體設(shè)計(jì)及系統(tǒng)原理</p><p><b>　　4.1　具體電路圖</b></p><p>　　下面介紹對(duì)系統(tǒng)硬件的具體設(shè)計(jì)。硬件設(shè)計(jì)是用Protel軟件完成的，Altium公司在80年代末推出的EDA軟件，在電子行業(yè)中有著舉足輕重的地位。早期的Prote

86、l主要作為印制板自動(dòng)布線工具，可以在DOS環(huán)境下運(yùn)行，對(duì)硬件的要求很低，在無(wú)硬盤機(jī)的1M內(nèi)存下就能運(yùn)行，但它的功能也較少，只有電路原理圖繪制與印制板設(shè)計(jì)功能，其印制板自動(dòng)布線的布通率也低，而現(xiàn)今的PROTEL已發(fā)展到DXP 2004，是個(gè)龐大的EDA軟件，完全安裝有200多兆，它工作在WINDOWS95環(huán)境下，是個(gè)完整的板級(jí)全方位電子設(shè)計(jì)系統(tǒng)，它包含了電路原理圖繪制、模擬電路與數(shù)字電路混合信號(hào)仿真、多層印制電路板設(shè)計(jì)（包含印制電路板自動(dòng)

87、布線）、可編程邏輯器件設(shè)計(jì)、圖表生成、電子表格生成、支持宏操作等功能，并具有Client/Server（客戶/服務(wù)器）體系結(jié)構(gòu)，同時(shí)還兼容一些其它設(shè)計(jì)軟件的文件格式，如ORCAD，PSPICE，EXCEL等，其多層印制線路板的自動(dòng)布線可實(shí)現(xiàn)高密度PCB的100%布通率。</p><p>　　Protel共分5個(gè)模塊，分別是原理圖設(shè)計(jì)、PCB設(shè)計(jì)（包含信號(hào)完整性分析）、自動(dòng)布線器、原理圖混合信號(hào)仿真、PLD設(shè)計(jì)。本

88、文4.4.1節(jié)與4.1.2節(jié)中所給出的電路圖就是用Protel繪制的，PCB板的設(shè)計(jì)也可以完全通過(guò)該軟件實(shí)現(xiàn)，包括整體布局、布線、器件位置調(diào)整等。PCB共可進(jìn)行74個(gè)板層設(shè)計(jì)，包含32層Signal(信號(hào)走線層); 16層Mechanical(機(jī)構(gòu)層); 16層Internal Plane(內(nèi)層電源層);2層Solder Mask(防焊層); 2層Paste Mask(錫膏層); 2層Silkscreen(絲印層); 2層鉆孔層（鉆孔引

89、導(dǎo)和鉆孔沖壓）； 1層Keep Out (禁止層); 1層Multi-Layer (橫跨所有的信號(hào)板層)。</p><p>　　4.1.1　AD9854電路圖及分析 </p><p>　　首先是電路的穩(wěn)壓塊部分，如下圖：</p><p>　　圖4-1　AD9854穩(wěn)壓電路圖</p><p>　　穩(wěn)壓塊模塊給AD9854提供電源，2腳輸出。本設(shè)

90、計(jì)采用3.3V穩(wěn)壓塊，3腳輸入5V電壓，2腳即可輸出3.3V電壓。接下來(lái)是主要功能部分，電路圖如下：</p><p>　　圖4-2　AD9854功能電路圖</p><p>　　18腳、19腳、20腳、21腳及29腳是主要的控制管腳，它們通過(guò)J1與C8051f500相連接。</p><p>　　18腳是SDO腳，采用三線操作時(shí)，SDO是串行數(shù)據(jù)輸出端，采用兩線串行操作

91、時(shí)SDO不用，可以不用，本設(shè)計(jì)就是采用兩線操作，因此此腳可以不接。</p><p>　　至于兩線操作與三線操作選擇的的控制字是由控制寄存器（串行地址為0x07）的第一比特控制，為低電平時(shí)是兩線操作，為高電平時(shí)為三線操作，默認(rèn)模式下是兩線操作模式。</p><p>　　19腳是SDIO腳，數(shù)據(jù)可以通過(guò)這個(gè)腳寫入AD9854，它通常用于兩線操作，即可以雙向傳輸數(shù)據(jù)，上面已經(jīng)講過(guò)兩線操作模式的選

92、擇。它通過(guò)J1的1口與F500相連。</p><p>　　20腳是I/O更新時(shí)鐘腳，關(guān)于I/O更新時(shí)鐘詳見(jiàn)3.3.1節(jié)介紹，本設(shè)計(jì)采用外部模式，C8051f500通過(guò)J1的4口將時(shí)鐘信號(hào)傳入芯片用于控制寄存器數(shù)據(jù)更新。</p><p>　　21腳是讀寫時(shí)鐘腳，在串行模式下用于向AD9854中寫數(shù)據(jù)和讀數(shù)據(jù)時(shí)進(jìn)行同步，SCLK最大的頻率可以達(dá)到10MHZ。同樣C8051f500產(chǎn)生的SCLK

93、通過(guò)J1的3口與芯片相連接。</p><p>　　29腳作為BPSK的調(diào)制信號(hào)輸入腳可以通過(guò)J1的1口與F500相連，F(xiàn)500通過(guò)編程可以輸出一個(gè)占空比為1的單極性不歸零信號(hào)。</p><p>　　48、49、51、52作為輸出腳可以輸出BPSK已調(diào)信號(hào)，這里只用49腳作為輸出即可。</p><p>　　55、60、61腳可以根據(jù)芯片資料連接電阻電容，如上圖所示。U

94、2是</p><p>　　晶振，2腳輸出，作為REFCLK。</p><p>　　70腳是片選腳，低電平芯片工作。</p><p>　　4.1.2 C8051f500電路圖及分析</p><p>　　下面是F500電路圖：</p><p>　　圖4-3　C8051f500電路圖</p><p>

95、;　　本設(shè)計(jì)不需要復(fù)位電路，11管腳用來(lái)通過(guò)JTAG口向F500中下載程序，2、3管腳按要如圖相接。41、42、43、44分別有如下功能：41腳向AD9854傳送數(shù)據(jù)，42腳傳送時(shí)鐘（讀寫同步時(shí)鐘），43腳傳送BPSK調(diào)制信號(hào)，44腳傳送I/O UD CLK。</p><p>　　4.2 整體控制過(guò)程</p><p>　　本節(jié)主要介紹AD9854的各個(gè)寄存器的控制原理與參數(shù)設(shè)置和F500對(duì)

96、9854的控制原理，最后討論整個(gè)軟件設(shè)計(jì)流程進(jìn)行分析。</p><p>　　4.2.1　C8051F500控制AD9854的原理</p><p>　　上節(jié)介紹了兩個(gè)芯片的電路圖以及他們之間的接口功能，其實(shí)F500主要是通過(guò)一根數(shù)據(jù)線與一根時(shí)鐘線對(duì)AD9854進(jìn)行控制的，數(shù)據(jù)都寫入AD9854的功能寄存器里，所用到的AD9854的寄存器表如下：</p><p>　　表

97、4-1　AD9854寄存器操作表</p><p>　　相位寄存器用來(lái)控制BPSK信號(hào)傳號(hào)與空號(hào)的相位，它的數(shù)據(jù)部分由兩個(gè)字節(jié)構(gòu)成，指令部分有一個(gè)字節(jié)，寄存器地址為0x07。其相位計(jì)算公式如下：</p><p>　　ΔP為向AD9854裝載的10進(jìn)制相位控制字，P為輸出的10進(jìn)制相位。相位寄存器1與相位寄存器2共同決定了已調(diào)信號(hào)傳號(hào)與空號(hào)的相位，其中當(dāng)調(diào)制信號(hào)輸入高電平時(shí)選擇相位寄存器1，低

98、電平時(shí)選擇相位寄存器2.</p><p>　　頻率寄存器是用來(lái)控制載波頻率的，它的數(shù)據(jù)部分共有6個(gè)字節(jié)，串行地址是0x03。它的輸出頻率計(jì)算公式如下：</p><p>　　ΔF是向AD9854裝載的十進(jìn)制頻率控制字，F(xiàn)輸出頻率的十進(jìn)制數(shù)值，F(xiàn)sysclk是AD9854的系統(tǒng)時(shí)鐘頻率。</p><p>　　串行地址是0x07的即為CR（Control Register

99、）控制寄存器，它主要完成對(duì)AD9854芯片工作狀態(tài)、管腳性能等的控制。在默認(rèn)模式下的數(shù)值為上表所示，其中本文用到的有0比特、1比特、以及8、9、10、11比特，0比特決定兩線制與三線制的選擇。1比特控制LSB與MSB兩種，它們分別指低位優(yōu)先（LSB）與高位優(yōu)先（MSB），如果是低位優(yōu)先則操作時(shí)必須倒著將數(shù)據(jù)寫入寄存器，默認(rèn)模式是MSB。8比特位系統(tǒng)更新時(shí)鐘控制位，默認(rèn)模式是1，也就是說(shuō)采用內(nèi)部更新時(shí)鐘，內(nèi)部更新時(shí)鐘的產(chǎn)生于系統(tǒng)相關(guān)時(shí)鐘有

100、關(guān)，本設(shè)計(jì)采用串行方式最好使用外部時(shí)鐘，因此在上電一開(kāi)始就要對(duì)此位進(jìn)行更改，操作順序?yàn)椋盒酒与?，主?fù)位，由F500以串行方式傳送相應(yīng)控制字（將此位置低），加入外部時(shí)鐘（晶振）。9、10、11比特是芯片工作模式控制位，主要有BPSK、FSK、AM等調(diào)制方式的選擇，詳細(xì)介紹見(jiàn)本文3.2.1節(jié)。</p><p>　　本設(shè)計(jì)的主要控制流程是先通過(guò)F500向AD9854中輸入相應(yīng)的控制字，在一個(gè)更新時(shí)鐘上升沿到來(lái)的時(shí)候?qū)?/p>

101、入寄存器改變輸出信號(hào)，控制圖如下：</p><p>　　圖4-4　芯片控制圖</p><p>　　4.2.2 具體軟件設(shè)計(jì)</p><p>　　軟件設(shè)計(jì)流程圖如下：</p><p><b>　　否</b></p><p>　　圖4-5　軟件設(shè)計(jì)流程圖</p><p>　

102、　軟件主要有以下幾個(gè)模塊：Write()、Read()、Delay()、Update()、PORT_Init()等。</p><p>　　Write()函數(shù)是用來(lái)將數(shù)據(jù)寫入AD9854中的，程序定義了BDATA類型的dat_w和dat_r，它們分別用于存放將要寫入的數(shù)據(jù)和讀出的數(shù)據(jù)，此類型的數(shù)據(jù)可以分成八位操作，再定義一個(gè)SBIT類型的SDA來(lái)模擬數(shù)據(jù)線，首先將dat_w的以為數(shù)據(jù)賦值給SDA，在遇到一個(gè)SCL時(shí)

103、鐘上升沿的時(shí)候數(shù)據(jù)寫入AD9854，</p><p>　　以此類推知道寫完一個(gè)字節(jié)，由于每一個(gè)控制字都有不止一個(gè)字節(jié)，因此要完成對(duì)一個(gè)控制字寄存器的操作要調(diào)用幾個(gè)Write()。</p><p>　　Read()函數(shù)用來(lái)將寫入AD9854中的數(shù)據(jù)讀出，讀出時(shí)和寫入類似，但是要先來(lái)一個(gè)SCL時(shí)鐘下降沿，將一個(gè)寄存器中的數(shù)據(jù)賦值給SDA，再將SDA的值賦給dat_r的某一位，以此類推知道將一個(gè)

104、字節(jié)的數(shù)據(jù)全部賦給dat_r才進(jìn)行下一個(gè)字節(jié)的讀操作。</p><p>　　Delay()是延遲函數(shù)，用來(lái)生成時(shí)鐘信號(hào)或者完成一些延遲。</p><p>　　Update()是更新時(shí)鐘信號(hào)，用來(lái)外部控制更新時(shí)鐘，上節(jié)已經(jīng)講過(guò)更新時(shí)鐘的作用是在控制字寫入緩存后將其傳到相應(yīng)寄存器，因此在每次寫完一個(gè)寄存器控制字后加Update()函數(shù)完成更新。</p><p>　　PO

105、RT_Init()是端口初始化函數(shù)，為C8051F500內(nèi)部函數(shù)，本設(shè)計(jì)用到P0端口和P1端口，而且兩個(gè)端口都設(shè)置為上拉。</p><p>　　至于BPSK調(diào)制信號(hào)產(chǎn)生用一個(gè)死循環(huán)在控制字都寫入寄存器后產(chǎn)生，它是占空比為1的單極性不歸零信號(hào)。</p><p><b>　　5　硬件調(diào)試</b></p><p>　　在前面幾章詳細(xì)介紹了硬件結(jié)構(gòu)和原

106、理，本章主要介紹PCB板的設(shè)計(jì)及實(shí)體電路的調(diào)試過(guò)程和注意事項(xiàng)，最后給出結(jié)果。</p><p>　　5.1　PCB板的焊接與測(cè)試</p><p>　　對(duì)PCB的焊接根據(jù)所設(shè)計(jì)的電路圖和PCB圖來(lái)進(jìn)行，對(duì)AD9854和C8051F500的焊接是關(guān)鍵，由于芯片管腳較細(xì)，容易短路，因此要格外注意。其余器件按照要求選用貼片器件。在元件焊接完成后對(duì)PCB板進(jìn)行測(cè)試，看電路是否通暢，有沒(méi)有短路等，另外還

107、要重新查看電路原理圖，看設(shè)計(jì)是否出錯(cuò)。</p><p>　　在對(duì)PCB板進(jìn)行測(cè)試時(shí)遇到一些問(wèn)題，首先是F500輸出端數(shù)據(jù)位SDA和SCL位不正確，而P0.7輸出的BPSK調(diào)制信號(hào)完全正確，經(jīng)過(guò)老師的指導(dǎo)參看F500和對(duì)照P0端口設(shè)置發(fā)現(xiàn)要將P1端口由集電極開(kāi)路設(shè)置為上拉（在端口初始化時(shí)進(jìn)行設(shè)置）。接下來(lái)是在設(shè)置系統(tǒng)I/O UDCLK的時(shí)候總是不能把系統(tǒng)默認(rèn)模式（內(nèi)部更新始終模式）改為外部時(shí)鐘模式，后來(lái)閱讀了AD9

108、854數(shù)據(jù)手冊(cè)發(fā)現(xiàn)在向控制寄存器中寫數(shù)據(jù)的時(shí)候要在上電之后，但是在系統(tǒng)時(shí)鐘之前進(jìn)行，因此要在加電之后對(duì)控制寄存器進(jìn)行操作，然后再加上晶振時(shí)鐘。而后遇到的問(wèn)題是讀函數(shù)與寫函數(shù)在上升沿與下降沿采集信號(hào)的區(qū)別，在讀的時(shí)候要在下降沿時(shí)讀出，寫的時(shí)候要在上升沿寫入。設(shè)計(jì)中還遇到讀數(shù)據(jù)的時(shí)候總是不能正確讀回，每次讀回都是0xFF，和老師交流后發(fā)現(xiàn)在寫數(shù)據(jù)的時(shí)候需要給傳輸線傳送0指令將它設(shè)置為寫端口，而在讀的時(shí)候要傳送1指令改變傳輸線方向?qū)⑺O(shè)置為讀