正交信號發(fā)生器課程設計

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文檔簡介

1、　　課程設計報告　　課程名稱：VHDL語言與EDA課程設計　　設計題目：正交信號發(fā)生器 　　系別：通信與控制工程系 <p

2、>　　專業(yè)：電子信息工程 　　班級： 09級電子信息工程2班 　　學生姓名: 　　學號:

3、 　　起止日期: 2012年6月8日 ~ 2012年6月21日 　　指導教師: 　　教研室主任： 　　摘要<

4、;/b>　　EDA技術是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產(chǎn)品的自動設計。本文詳細介紹了基于FPGA的DSP開發(fā)技術，提供了一種設計正交信號發(fā)生器的方案。在信號檢測和信號處理中經(jīng)常需要正交信號。由于正交方波信號較易得到，所以工程人員進行相關檢測時所采用的正交信號源通常為方波信號。但通過對方波信號作傅立葉分析可知，這種信號含有豐富的

5、諧波分量，嚴重影響相關檢測中的接收精度及檢測靈敏度。采用可控的正、余弦波作正交信號，就可以有效地避免諧波問題。本文采用Matlab／DSP Builder建立模型來實現(xiàn)正交信號發(fā)生器，使用自頂向下的設計方法，設計簡單，能夠提高設計效率。利用DSP Builder 建立起數(shù)學模型，實現(xiàn)了模塊化的設計變得直觀。在Simulink中進行仿真驗證，通過Signal Compiler 將模型轉換成硬件描述語言，經(jīng)過QuartusⅡ仿真正確后，下載

6、到FPGA里，輸出的正交信號能靈活的調(diào)頻，調(diào)相，調(diào)幅，實現(xiàn)全數(shù)字化設計。該方案簡化了硬件設計的難度。對各個模塊的參數(shù)進行簡單的設置就能完成復雜的電子設計系統(tǒng)設計。　　關鍵詞：EDA技術；DSP Builder；正交信號發(fā)生器；Signal Compiler　　目錄<

7、b>　　設計要求1　　1、方案論證與對比1　　1.1方案一1　　1.2 方案二1　　1.3方案選擇2

8、　　2、系統(tǒng)總體方案設計及實現(xiàn)2　　2.1正交信號發(fā)生器設計2　　2.1.1 DDS原理及設計2　　2.1.2 頻率字輸入的計算6　　2.1.3 輸出波形峰峰值的計算6　　2.1.4 相位差的計算6

9、　　2.1.5正交信號發(fā)生器電路模型圖7　　2.1.6 Simulink模型的仿真8　　2.2 SignalCompiler的使用9　　2.2.1 分析當前的模塊9　　2.2.2 設置SignalCompiler9<

10、;/p>　　2.2.3 把模型文件MDL 轉換成VHDL9　　2.2.4 綜合9　　2.2.5 QuartusⅡ試配10　　2.3嵌入式鎖相環(huán)的設計10　　2.4 引腳的鎖定10　　3、設計結

11、果與結論11　　4、結束語及致謝11　　5、元器件及儀器設備明細表12　　6、參考文獻13　　7、程序清單13　　正交信號發(fā)生

12、器　　設計要求　　能通過按鍵進行幅度控制，輸出信號的頻率在10—50kHZ,或者固定在某一頻率上，要求峰-峰值大于3V，且輸出波形不失真。　　1、方案論證與對比

13、;　　1.1方案一　　該方案根據(jù)矩陣式鍵盤輸入給FPGA送出頻率控制字與相位控制字，用于設定輸出正弦波的頻率與相位。高速D／A轉換器用于正弦波的DA轉換。FPGA構成DDS的核心部分，用于接收送來的頻率字與相位字，同時給DA轉換器輸出正弦波數(shù)據(jù)。采用字符型液晶顯示屏實時顯示輸出的頻率與相位。該方案需借助QuartusⅡ來完成。<

14、b>　　1.2 方案二　　該方案是基于DSP Builder與DDS并借助于MATLAB進行設計的。首先在Matlab中DSP Build的Simulink中進行建模，系統(tǒng)仿真通過SignalCompiler將模型設計文件轉換成相應的硬件描述語言（VHDL），在QuartusⅡ平臺上進行綜合生成網(wǎng)表文件，并適配下載至FPGA。在這個方案中，有兩路正弦信號，一路為參考信號

15、，另一路是可數(shù)控的移動信號，并且這兩路可同步進行幅度和頻率數(shù)控，即對于這兩路輸出的正弦信號，在相位、頻率和幅度3個參數(shù)上都能完成等步長數(shù)控步進，而且還能對指定的參數(shù)進行設定。　　1.3方案選擇　　方案一是基于QuartusⅡ，在設計的過程中，利用VHDL完成電路設計，必須借助于EDA工具中的綜合器、適配器、時序仿真器

16、和編程器等工具進行相應的處理，才能使此項設計在FPGA上完成硬件實現(xiàn)并得到硬件測試，在進行HDL文本輸入設計流程中比較繁瑣，而且容易出錯。而方案二是基于DSP Builder進行手動流程設計，在設計過程中，DSP Builder會自動完成VHDL的轉換、綜合、適配，而不像方案一那樣要進行HDL文本輸入，這樣的話就能避免文本輸入過程中的絕大多數(shù)錯誤。　　因而我們選擇方案二。

17、　　2、系統(tǒng)總體方案設計及實現(xiàn)　　2.1正交信號發(fā)生器設計　　2.1.1 DDS原理及設計　　直接數(shù)字頻率合成技術(Direct Digital Synthesis，DDS)是一種從相位概念出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技術，該技術具有頻率分辨率高、頻率變化速度快、相位可連續(xù)性變化

18、等特點，在數(shù)字通信系統(tǒng)中被廣泛采用，是信號生成的最佳選擇。　　DDS主要由相位累加器、相位調(diào)制器、正弦ROM查找表、D /A轉換器等組成。系統(tǒng)時鐘clk由一個穩(wěn)定的晶體振蕩器產(chǎn)生,用來同步整個合成器的各組成部分。同步寄存器的使用是為了當輸入的頻率字改變時不會干擾相位累加器的正常工作。相位累加器是整個DDS的核心,它由N位加法器和N位相位寄存器級聯(lián)構成,類似一個簡單的加法器,完成上面推導中的相位累

19、加功能。每來一個時鐘脈沖,加法器就將輸入的N位頻率字與相位寄存器輸出的累加相位數(shù)據(jù)相加,然后將相加后的結果送至相位累加器的輸入端,相位寄存器就將在上一個時鐘作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端,以使加法器在下一個時鐘的作用下繼續(xù)將相位數(shù)據(jù)與輸入的頻率字相加。　　當相位累加器累加滿量(2π) 時,就會產(chǎn)生一次溢出,完成一個周期性的動作,這個周期就是合成信號的一個周期,累加器的溢出頻率就是DD

20、S的合成信號頻率。相位調(diào)制器接收相位累加器的相位輸出,并與一個相位偏移值相加,主要用于信號的相位調(diào)制, 如PSK(相移鍵控)等。在不使用時可去掉該部分,或加一個固定的相位字輸入。注意相位字輸入也要用同步寄存器保持同步,但相位字輸入的寬度M與頻率字輸入N往往是不相等的,一般M < N。　　正弦ROM查找表的作用是完成查表轉換,或理解為相位到幅度的轉換。將相位累加器或相位調(diào)制器輸出的相位數(shù)據(jù)作

21、為取樣地址,來尋找正弦ROM表進行相位到幅度的變換,輸出不同的幅度編碼。經(jīng)D /A轉換器得到相應的階梯波,最后經(jīng)過低通濾波器對階梯波進行平滑處理,得到由輸入的頻率字決定的連續(xù)變化的輸出正弦波。下面的即為基本DDS結構的常用參數(shù)計算公式：　　輸出頻率：

22、　頻率字： 　　其中是頻率控制字，為系統(tǒng)基準時鐘的頻率值，N為相位累加器的數(shù)據(jù)位寬，也是頻率控制字的數(shù)據(jù)位寬。　　下圖為 DDS基本結構原理圖，仔細觀察。　　頻率控制字的可調(diào)整性使得系統(tǒng)輸出頻率非常容易調(diào)整。輸出正弦波頻率f=fclk*frequword/2^20,系統(tǒng)時鐘,頻率控制字DDS系

23、統(tǒng)時鐘12MHz,異步于CPU時鐘20bit頻率控制字,8bit相位控制字,8bit數(shù)據(jù)輸出每波形抽樣256個點。　　相位累加器　　相位累加器結構如圖（4）所示。假設系統(tǒng)時鐘為Fc，輸出頻率為Fout。每次轉動一個角度360°/2N，則可以產(chǎn)生一個頻率為Fc/2N 的正弦波的相位遞增量。那么只要選擇恰當?shù)?/p>

24、頻率控制字M，使得 Fout / Fc= M / 2N,就可以得到所需要的輸出頻率Fout，F(xiàn)out = Fc*M / 2N,相位幅度轉換通過相位累加器，我們已經(jīng)得到了合成Fout 頻率所對應的相位信息，然后相位幅度轉換器把0°~360°的相位轉換成相應相位的幅度值。　?。?）相位累加器結構如圖（4）所示。　　（2）如圖5所示，該部分

25、是頻率字輸入，不同的頻率字輸入會使得信號輸出波形的頻率不同。　　（3）如圖6所示，該部分是輸入地址為6位，輸出值位寬為8的正弦查找表模塊，且輸入地址總線為無符號整數(shù)。　　圖6 LUT模塊 　　高速D/A模塊　　GW_ADDA板含兩

26、片10位超高速DAC（轉換速率最高150MHz）,D/A全部處于使能狀態(tài)，除了數(shù)據(jù)線外，任一器件的控制信號線只有時鐘線，這有利于高速控制和直接利用MATLAB/DSP Builder工具的設計。GW_ADDA板上工作時鐘必須由FPGA的I/O口提供，優(yōu)點是時鐘頻率容易變化，且可通過Cyclone中的PLL的到幾乎任何時鐘頻率。由此即可測試DAC的最高轉換頻率。 　　兩個電位器可分別調(diào)協(xié)兩個D/A

27、輸出的幅度（輸出幅度峰峰值不可大于5V，否則波形失真）；模擬信號從接插口的2針“AIN”輸入，J1和J2分別是模擬信號輸出的PA、PB口，也可在兩掛鉤處輸出，分別是兩個10位DA5651輸出口。電路原理圖如圖7所示。　　相位累加器結構如圖（4）所示。假設系統(tǒng)時鐘為Fc，輸出頻率為Fout。每次轉動一個角度360°/2N，則可以產(chǎn)生一個頻率為Fc/2N 的正弦波的相位遞增量。</

28、p>　　下圖為高速DA模塊電路原理圖，認真理解并運用：　　圖7 高速DA模塊電路原理圖　　2.1.2 頻率字輸入的計算　　由DDS的頻率輸入字公式:計算，式中N為相位累加器的數(shù)據(jù)位寬，也是頻率輸入字的數(shù)據(jù)位寬，fclk是系統(tǒng)基準時鐘的頻率值。本設計中N=20，fclk=12MHZ，fo

29、ut=50KHZ根據(jù)計算得出頻率輸入字為4369。　　2.1.3 輸出波形峰峰值的計算　　本設計中正弦查找模塊輸入地址為8位，輸出位寬為10位，且輸入地址總線為無符號整數(shù)，可設置起始值為0、結束值為2π、步進值為2π/26。為了得到完整滿度的波形輸出，計算式可寫成：　　511*sin[0:2*pi/2^8]:2*

30、pi]+512　　2.1.4 相位差的計算　　本設計用8bit相位控制字,8bit數(shù)據(jù)輸出每波形抽樣2^8=256個點，所以每按一鍵增加或減小相位差為3600/256=1.400 符合設計要求。　　2.1.5正交信號發(fā)生器電路模型圖　　兩個電位器可分別調(diào)協(xié)兩個D/A輸出的

31、幅度，使用時一定要調(diào)節(jié)好，使之能調(diào)幅。　　基于DDS的正交信號發(fā)生器是整個系統(tǒng)的設計核心部分，其電路模型圖如圖8所示。　　圖8 基于DDS的正交信號發(fā)生器MDL模型　　DDS用來產(chǎn)生頻率、相位和幅度可變的正弦波。DDS的工作原理是利用正弦信號的相位與時間呈線性關系的特性”1，采用相位累加方法作為地址，讀出相應RO

32、M中的值，得到正弦信號的瞬時幅值，實現(xiàn)頻率合成。DDS包括頻率控制字、相位控制字、同步寄存器、相位累加器、波形存儲器、數(shù)模轉換器、低通濾波器。　　在系統(tǒng)時鐘的控制下．相位累加器對頻率控制字K進行累加，得到相位碼，相位碼尋址ROM得到幅值碼，經(jīng)過數(shù)模轉換后得到相應的階梯波，再經(jīng)過低通濾波得到連續(xù)平滑的、由頻率控制字K決定的模擬輸出波形。DDS可以用來產(chǎn)生多種波形，只要改變ROM中的數(shù)據(jù)．預先設置成

33、正弦波、余弦波等，根據(jù)查表就可以實現(xiàn)不同的波形。利用DSP　　Builder設計DDS。然后轉換成VHDL。DDS的分辨率在相位累加器的位數(shù)^，足夠大時，理論上可以獲得相應的分辨精度。DDS是一個全數(shù)字結構的開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，速度非?？?。DDS的相位誤差主要依賴于時鐘的相位特性，相位誤差小，相位是連續(xù)變化的，形成的信號具有良好的頻譜。這是傳統(tǒng)的直接頻率合成方法無法實現(xiàn)的。相位字輸入的數(shù)據(jù)寬度

34、M往往小于相位寄存器字長，實際的DDS結構中Ⅳ很大。　　其中Subsystem的原理圖如圖9　　圖9 Subsystem的原理圖　　2.1.6 Simulink模型的仿真　　在Sinout模型編輯窗口中，選擇Slimulation→Start命令，開始仿真，等待仿真結束后

35、，雙擊Scope模塊，打開Scope觀察窗口。其仿真波形如圖10　　圖10 simulink模型仿真圖　　2.2 SignalCompiler的使用　　2.2.1 分析當前的模塊　　雙擊Sinout模型中的SignalCompiler模塊，之后單擊Analyze按鈕后，S

36、ignalCompiler就會對Sinout模型進行分析，檢查模型有無錯誤，并在MATLAB主窗口中彈出對話框，并給出相關信息。　　2.2.2 設置SignalCompiler　　SignalCompiler窗口中大致分為3個功能部分：　　項目設置選項

37、　　硬件編譯流程　　信息框　　2.2.3 把模型文件MDL 轉換成VHDL　　當設置好Device和Synthesis后，右側的硬件編譯部分就會列出一個操作：　　(1)Conv

38、ert MDL to VHDL　　(2) Synthesis　　(3) QuartusⅡ　　2.2.4 綜合　　單擊步驟（2）的圖標，完成綜合過程。　　2.2.5 QuartusⅡ試配<

39、/p>　　單擊步驟（3）的圖標，調(diào)用QuartusⅡ完成編譯試配過程，生成編譯文件。編譯文件可以直接用于FPGA的編譯配置。打開QuartusⅡ后，需在VHDL文件程序中實體說明中添加: 　　CLK : out std_logic;　　在結構體最后加入:&

40、lt;/p>　　CLK<=CLOCK;　　2.3嵌入式鎖相環(huán)的設計　　當輸出波形頻率較高時，由于采樣一個完整周期的波形數(shù)據(jù)點數(shù)減少，勢必引起波形失真，要消除波形失真，一是可以增加采樣波形數(shù)據(jù)的點數(shù)，二是提高系統(tǒng)的主工作時鐘頻率。若不增加外配ROM的情況下，可以使用后一種方法。本系統(tǒng)設計時在充分利用FPGA的存儲空間的情況

41、下，為了提高波形的輸出頻率(在不失真的條件下)，還使用了Cyclone器件中的嵌入式鎖相環(huán)，提高系統(tǒng)的主工作時鐘頻率，在實際工作時的主時鐘頻率達12 MHz。　　2.4 引腳的鎖定　　設計中各引腳的鎖定如圖11所示。　　本設計選擇工作模式1，通過鍵盤控制波形輸出的幅度。<

42、;/p>　　圖11各引腳的鎖定　　3、設計結果與結論　　（1）嵌入式邏輯分析儀輸出波形如圖12　　圖12 嵌入式邏輯分析儀輸出波形　　(2)波形失真度與儲存波形ROM的

43、位數(shù)及主工作時鐘頻率有關。　　（3）1.，2，3鍵控制幅度，其中1是微調(diào)，2，3粗調(diào)。由于我們頻率設定在一個固定值，在10HZ到50KHZ之間，能夠?qū)崿F(xiàn)在峰峰值大于3V波形不失真。且波形較穩(wěn)定。　　4、結束語及致謝　　在本文的撰寫過程中，姚毅和成繼中老師作為我們的指導老師，他

44、們治學嚴謹，學識淵博，視野廣闊，為我營造了一種良好的學術氛圍。置身其間，耳濡目染，潛移默化，使我不僅接受了全新的思想觀念，樹立了明確的學術目標，領會了基本的思考方式，掌握了通用的研究方法，而且還明白了許多待人接物與為人處世的道理。其嚴以律己、寬以待人的崇高風范，樸實無華、平易近人的人格魅力，與無微不至、感人至深的人文關懷，令人如沐春風，倍感溫馨。　　這段時間的學習，使我們了解到了理論和實際之間的

45、差別，第一次真正接觸到了實際中的問題，并通過和老師、同學交流，加強了自身的分析問題、解決問題的能力。同時，我們也發(fā)現(xiàn)了自己在某些方面的不足，這是我們以后要加以改進的方面。對于如何運用MATLAB與DSPbuilder有了更好的運用，使我們對硬件課程的學習有了更濃的興趣，使我們對我們所學的這個方向服了更濃的興趣。雖然在做課設的過程中遇到過許多困難，尤其是思路一開始不正確的時候也產(chǎn)生過放棄的念頭，但最終還是堅持了下來，終于把這個課設完整圓

46、滿的做完了。　　在此特向xx成繼中老師致以衷心的謝意！向他們無可挑剔的敬業(yè)精神、嚴謹認真的治學態(tài)度、深厚的專業(yè)修養(yǎng)和平易近人的待人方式表示深深的敬意！　　5、元器件及儀器設備明細表　　6、參考文獻　　[1]．邊計年，薛宏熙譯. 用VH

47、DL設計電子線路. 北京：清華大學出版社，2000.　　[2]．黃正謹，徐堅等. CPLD系統(tǒng)設計技術入門與應用. 北京：電子工業(yè)出版社，2002.　　[3]．蔣璇，蔵春華. 數(shù)學系統(tǒng)設計與PLD應用技術. 北京：電子工業(yè)出版社，2001..　　[4]．李宗伯，王蓉暉譯. VHDL設計表示和綜合. 北京：

48、機械工業(yè)出版社，2002.　　[5]．潘松，黃繼業(yè)，王國棟. 現(xiàn)代DSP技術. 西安：西安電子科技大學出版社，2003.　　[6]．王金明，楊吉斌. 數(shù)字系統(tǒng)設計與Verilog HDL. 北京：電子工業(yè)出版社，2002.　　[7]．王鎖萍. 電子設計自動化（EDA）教程. 成都：電子科技大學出版社，200

49、0.　　[8]．徐志軍，徐光輝. CPLD/FPGA開發(fā)與應用. 北京：電子工業(yè)出版社，2002.　　[9]．Altera Corporation. Altera Digital Library. Altera,2002.　　[10]．Xilinx Inc. Data Book 2001. Xilinx

50、,2000.　　7、程序清單　　use dspbuilder.dspbuilderblock.all;　　library lpm;　　use lpm.lpm_components.all; library ieee;

51、;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_signed.all;　　library dspbuilder;　　Entity biaozhun1 is 　　Port(clk:out std_

52、logic;　　clock:in std_logic;　　sclrp :in std_logic:='0';　　Input:in std_logic_vector(7 downto 0);　　Input1:in std_logi

53、c_vector(31 downto 0);　　Input2:in std_logic_vector(7 downto 0);　　Input3:in std_logic_vector(7 downto 0);　　Output:out std_logic_vector(9 downto 0);&l

54、t;/p>　　Output1:out std_logic_vector(9 downto 0)　　);　　end biaozhun1;　　architecture aDspBuilder of biaozhun1 is

55、　　signalSAOutputO:std_logic_vector(9 downto 0);　　signalSAOutput1O:std_logic_vector(9 downto 0);　　signal sclr :std_logic:='0';　　si

56、gnalA0W:std_logic_vector(32 downto 0);　　signalA1W:std_logic_vector(9 downto 0);　　signalA2W:std_logic_vector(15 downto 0);　　signalA3W:std_logi

57、c_vector(8 downto 0);　　signalA4W:std_logic_vector(32 downto 0);　　signalA5W:std_logic_vector(8 downto 0);　　signalA6W:std_logic_vector(8 downto 0);

58、　　signalA7W:std_logic_vector(33 downto 0);　　signalA8W:std_logic_vector(23 downto 0);　　signalA9W:std_logic_vector(32 downto 0);<p&g

59、t;　　signalA10W:std_logic_vector(19 downto 0);　　signalA11W:std_logic_vector(19 downto 0);　　signalA12W:std_logic_vector(33 downto 0);　　signalA13W

60、:std_logic_vector(34 downto 0);　　signalA14W:std_logic_vector(10 downto 0);　　signalA15W:std_logic_vector(10 downto 0);　　signalA16W:std_logic_vec

61、tor(10 downto 0);　　signalA17W:std_logic_vector(10 downto 0);　　signalA18W:std_logic_vector(10 downto 0);　　Begin

62、;　　assert (1<0) report altversion severity Note;　　Output<=SAOutputO;　　Output1<=SAOutput1O;　　-- Global reset circuitry for the input global re

63、set sclrp　　sclr<=sclrp;　　-- Input - I/O assignment from Simulink Block "Input"　　A3W(7 downto 0) <= Input;　　A3W(8)

64、<= '0';　　-- Input - I/O assignment from Simulink Block "Input1"　　A4W(31 downto 0) <= Input1;　　A4W(32) <= '0';<

65、/p>　　-- Input - I/O assignment from Simulink Block "Input2"　　A5W(7 downto 0) <= Input2;　　A5W(8) <= '0';　　-- Input

66、 - I/O assignment from Simulink Block "Input3"　　A6W(7 downto 0) <= Input3;　　A6W(8) <= '0';　　A0W(32)<='0';</p&g

67、t;　　-- Constant assignment - Simulink Block "Constant0"　　A1W(9)<='0';　　A1W(8 downto 0)<="000000000";　　-- C

68、onstant assignment - Simulink Block "Constant1"　　A2W(15)<='0';　　A2W(14 downto 0)<="000000000000000";　　-- Concatenatio

69、n Operation - Simulink Block "BusConcatenation"　　A8W(22 downto 0) <= A3W(7 downto 0) & A2W(14 downto 0);　　A8W(23)<='0';　　-- C

70、oncatenation Operation - Simulink Block "BusConcatenation1"　　A9W(31 downto 0) <= A1W(8 downto 0) & A8W(22 downto 0);　　A9W(32)<='0';<

71、;p>　　A16W(10)<='0';　　A17W(10)<='0';　　A18W(10)<='0';　　-- Output - I/O assignment from Simulink Block "Outpu

72、t"　　Outputi : SBF generic map(　　width_inl=>11,　　width_inr=>0,　　width_outl=>10,　　width_outr=>0,<

73、/p>　　lpm_signed=>BusIsUnsigned,　　round=>0,　　satur=>0)　　port map (　　xin=>

74、A17W,　　yout=>SAOutputO);　　-- Output - I/O assignment from Simulink Block "Output1"　　Output1i : SBF generic map(　　width_inl

75、=>11,　　width_inr=>0,　　width_outl=>10,　　width_outr=>0,　　lpm_signed=>BusIsUnsigned,　　round=&g

76、t;0,　　satur=>0)　　port map (　　xin=>A18W,　　yout=>SAOutput1O);　　--Bus Formatting

77、 Simulink Block "AltBus"　　AltBusi : SBF generic map(　　width_inl=>34,　　width_inr=>0,　　width_outl=>32,<

78、p>　　width_outr=>0,　　lpm_signed=>BusIsUnsigned,　　round=>0,　　satur=>0)　　port map (<

79、;/p>　　xin =>A7W,　　yout=>A0W(31 downto 0));　　-- Delay Element - Simulink Block "Delay"　　Delayi : SDelaygeneric map (</

80、p>　　LPM_WIDTH => 34,　　LPM_DELAY => 1,　　SequenceLength => 1,　　SequenceValue => 1)　　port map (dataa

81、=>A12W,　　clock=>clock,　　ena =>'1',　　sclr =>sclr,　　result=>A7W);　　-- Product

82、 Operator - Simulink Block "Product"　　Producti : AltiMult generic map (　　LPM_WIDTHA=>11,　　LPM_WIDTHB=>9,　　PIPELINE

83、=>0,　　one_input=>0,　　lpm =>1,　　lpm_hint=>"UNUSED",　　cst_val =>"000000000",</p&

84、gt;　　SequenceLength=>1,　　SequenceValue=>1,　　dspb_widthr=>20)　　port map (　　DATAA=>A14W,<p

85、>　　DATAB=>A5W,　　clock=>'0',　　ena =>'1',　　sclr =>'0',　　result=>A10W);</p&

86、gt;　　-- Product Operator - Simulink Block "Product1"　　Product1i : AltiMult generic map (　　LPM_WIDTHA=>11,　　LPM_WIDTHB=>9,<

87、;/p>　　PIPELINE=>0,　　one_input=>0,　　lpm =>0,　　lpm_hint=>"UNUSED",　　cst_val =>&

88、quot;000000000",　　SequenceLength=>1,　　SequenceValue=>1,　　dspb_widthr=>20)　　port map (　　DATAA

89、=>A15W,　　DATAB=>A6W,　　clock=>'0',　　ena =>'1',　　sclr =>'0',

90、　result=>A11W);　　-- Sum Operator - Simulink Block "ParallelAdderSubtractor"　　ParallelAdderSubtractori : SAdderSub generic map (　　lpm_width =&

91、gt;33,　　pipeline=>1,　　SequenceLength=>1,　　SequenceValue=>1,　　AddSubVal=>AddAdd)　　port map (<

92、/p>　　dataa=>A0W,　　datab=>A9W,　　clock=>clock,　　ena =>'1',　　sclr =>sclr,

93、　　result=>A12W);　　-- Sum Operator - Simulink Block "ParallelAdderSubtractor1"　　ParallelAdderSubtractor1i : SAdderSub generic map (

94、　　lpm_width =>34,　　pipeline=>1,　　SequenceLength=>1,　　SequenceValue=>1,　　AddSubVal=>AddAdd)

95、port map (　　dataa(32 downto 0)=>A4W(32 downto 0),　　dataa(33)=>A4W(32),　　datab=>A7W,　　clock=>clock,&l

96、t;p>　　ena =>'1',　　sclr =>sclr,　　result=>A13W);　　-- Look-up table - Simulink Block "LUT"　　LUTi

97、 : lpm_romgeneric map (　　LPM_WIDTH => 10,　　LPM_WIDTHAD => 10,　　lpm_address_control => "REGISTERED",　　lpm_outdata =&g

98、t; "UNREGISTERED",　　lpm_file => "biaozhun1LUT.hex")　　port map (　　address(9 downto 0)=>A16W(9 downto 0),　　incl

99、ock=>clock,　　q=>A14W(9 downto 0));　　A14W(10)<='0';　　-- Look-up table - Simulink Block "LUT1"　　LUT1i :

100、lpm_romgeneric map (　　LPM_WIDTH => 10,　　LPM_WIDTHAD => 10,　　lpm_address_control => "REGISTERED",　　lpm_outdata =>

101、"UNREGISTERED",　　lpm_file => "biaozhun1LUT1.hex")　　port map (　　address(9 downto 0)=>A16W(9 downto 0),　　incloc

102、k=>clock,　　q=>A15W(9 downto 0));　　A15W(10)<='0';　　-- Bus Conversion - Simulink Block "BusConversion1"

103、　BusConversion1i : SRED generic map(　　widthin=>32,　　widthout=>10,　　msb=>31,　　lsb=>22,&

104、lt;/p>　　round=>0,　　lpm_signed=>BusIsUnsigned,　　satur=>0)　　port map (　　xin(3

105、1 downto 0)=>A13W(31 downto 0),　　yout=>A16W(9 downto 0));　　-- Bus Conversion - Simulink Block "BusConversion2"　　BusConversion2i : SRED ge

106、neric map(　　widthin=>20,　　widthout=>10,　　msb=>18,　　lsb=>9,<b&g

107、t;　　round=>0,　　lpm_signed=>BusIsUnsigned,　　satur=>0)　　port map (　　xin(19 downto 0)=>A10W(19 do

108、wnto 0),　　yout=>A17W(9 downto 0));　　-- Bus Conversion - Simulink Block "BusConversion3"　　BusConversion3i : SRED generic map(<p

109、>　　widthin=>20,　　widthout=>10,　　msb=>18,　　lsb=>9,　　round=>0,&

110、lt;/p>　　lpm_signed=>BusIsUnsigned,　　satur=>0)　　port map (　　xin(19 downto 0)=>A11W(19 downto 0),<p&g

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