數(shù)字邏輯課程設(shè)計--d觸發(fā)器的設(shè)計

1、<p>　　課 程 設(shè) 計 報 告</p><p>　　課程名稱 數(shù)字邏輯課程設(shè)計 </p><p>　　課 題 D觸發(fā)器的設(shè)計 </p><p>　　專 業(yè) 計算機科學(xué)與技術(shù) </p><p>　　班 級 計算機1

2、002 </p><p>　　學(xué) 號 </p><p>　　姓 名 </p><p>　　指導(dǎo)教師 　　　　</p><p>　　2011年 12月 08日</p><p

3、><b>　　課程設(shè)計任務(wù)書</b></p><p>　　課程名稱 數(shù)字邏輯課程設(shè)計 </p><p>　　課 題 D觸發(fā)器的設(shè)計 </p><p>　　專業(yè)班級 </p><p>　　學(xué)生姓名 </p&g

4、t;<p>　　學(xué) 號 </p><p>　　指導(dǎo)老師 </p><p>　　審 批 </p><p>　　任務(wù)書下達(dá)日期： 2011年 12月 08日</p><p>　　任務(wù)完成日期： 2011年

5、 12月 17日</p><p><b>　　目 錄</b></p><p>　　一．設(shè)計內(nèi)容與要求-----------------------------------</p><p>　　二．系統(tǒng)分析--------------------------------------------</p><p>　　三．

6、詳細(xì)設(shè)計--------------------------------------------</p><p>　　四．總結(jié)--------------------------------------------------</p><p>　　五．附錄（源代碼）------------------------------------</p><p>　　一、設(shè)計

7、內(nèi)容與設(shè)計要求</p><p><b>　　1．設(shè)計內(nèi)容：</b></p><p>　　本課程是一門專業(yè)實踐課程，學(xué)生必修的課程。其目的和作用是使學(xué)生能將已學(xué)過的數(shù)字電子系統(tǒng)設(shè)計、VHDL程序設(shè)計等知識綜合運用于電子系統(tǒng)的設(shè)計中，掌握運用 VHDL或者Verilog HDL設(shè)計電子系統(tǒng)的流程和方法，采用Quartus II等工具獨立應(yīng)該完成1個設(shè)計題目的設(shè)計、仿真與測

8、試。加強和培養(yǎng)學(xué)生對電子系統(tǒng)的設(shè)計能力,培養(yǎng)學(xué)生理論聯(lián)系實際的設(shè)計思想，訓(xùn)練學(xué)生綜合運用數(shù)字邏輯課程的理論知識的能力，訓(xùn)練學(xué)生應(yīng)用Quartus II進行實際數(shù)字系統(tǒng)設(shè)計與驗證工作的能力，同時訓(xùn)練學(xué)生進行芯片編程和硬件試驗的能力。</p><p>　　題目一 4線-16線譯碼器電路設(shè)計；</p><p>　　題目二 16選1選擇器電路設(shè)計；</p><p>　　題目

9、三 4位輸入數(shù)據(jù)的一般數(shù)值比較器電路設(shè)計</p><p>　　題目四 10線-4線優(yōu)先編碼器的設(shè)計</p><p>　　題目五 8位全加器的設(shè)計</p><p>　　題目六 RS觸發(fā)器的設(shè)計；</p><p>　　題目七 JK觸發(fā)器的設(shè)計；</p><p>　　題目八 D觸發(fā)器的設(shè)計；</p><p

10、>　　題目九 十進制同步計數(shù)器的設(shè)計；</p><p>　　題目十 T觸發(fā)器的設(shè)計；</p><p>　　每位同學(xué)根據(jù)自己學(xué)號除以10所得的余數(shù)加一，選擇相應(yīng)題號的課題。</p><p><b>　　參考書目</b></p><p><b>　　2．設(shè)計要求：</b></p>&

11、lt;p><b>　　課程設(shè)計報告規(guī)范</b></p><p>　　課程設(shè)計報告應(yīng)包含如下幾個部分</p><p><b>　　1) 功能描述</b></p><p>　　說明設(shè)計器件的功能，包括真值表（功能表），函數(shù)表達(dá)式，邏輯電路圖</p><p><b>　　2) 詳細(xì)設(shè)計&l

12、t;/b></p><p>　　按照VHDL語言開發(fā)流程寫出整個開發(fā)的詳細(xì)過程，可以根據(jù)如下步驟適當(dāng)導(dǎo)出程序，程序界面截圖到課程設(shè)計報告對應(yīng)模塊。</p><p>　　3) 調(diào)試分析以及設(shè)計體會</p><p>　　a.仿真或程序下載調(diào)試（附界面截圖）。</p><p>　　b.設(shè)計過程中遇到的問題以及解決問題的方法。</p>

13、;<p>　　c.課程設(shè)計過程經(jīng)驗教訓(xùn)、心得體會。</p><p><b>　　4) 書寫格式</b></p><p><b>　　見附帶說明。</b></p><p><b>　　5) 附錄</b></p><p><b>　　a.參考書目</

14、b></p><p>　　b.源程序清單（帶注釋）</p><p><b>　　考核方式</b></p><p>　　指導(dǎo)老師負(fù)責(zé)驗收程序的運行結(jié)果，并結(jié)合學(xué)生的工作態(tài)度、實際動手能力、創(chuàng)新精神和設(shè)計報告等進行綜合考評，并按優(yōu)秀、良好、中等、及格和不及格五個等級給出每位同學(xué)的課程設(shè)計成績。具體考核標(biāo)準(zhǔn)包含以下幾個部分：</p>

15、<p>　　平時出勤 （占10%）</p><p>　　系統(tǒng)需求分析、功能設(shè)計、數(shù)據(jù)結(jié)構(gòu)設(shè)計及程序總體結(jié)構(gòu)合理與否（占10%）</p><p>　　程序能否完整、準(zhǔn)確地運行，個人能否獨立、熟練地調(diào)試程序（占40%）</p><p>　　設(shè)計報告（占30%）</p><p>　　注意：不得抄襲他人的報告（或給他人抄襲），一旦發(fā)現(xiàn)，

16、成績?yōu)榱惴帧?lt;/p><p>　　獨立完成情況（占10%）。</p><p><b>　　課程設(shè)計驗收要求</b></p><p><b>　　運行所設(shè)計的系統(tǒng)。</b></p><p><b>　　回答有關(guān)問題。</b></p><p>　　提交課程設(shè)

17、計報告紙質(zhì)稿。</p><p>　　提交源程序或設(shè)計報告文檔電子稿。</p><p>　　依內(nèi)容的創(chuàng)新程度，完善程序情況及對程序講解情況打分。</p><p><b>　　二、進度安排</b></p><p><b>　　上機時間：</b></p><p>　　十五周周五14

18、:00-18:00</p><p>　　十六周周二14:00-18:00</p><p>　　十六周周五 14:00-18:00</p><p><b>　　附帶說明：</b></p><p>　　課程設(shè)計報告裝訂順序：封面、任務(wù)書、目錄、正文、評分、附件（程序清單）。 </p><p>　　正

19、文的格式:一級標(biāo)題用3號黑體,二級標(biāo)題用四號宋體加粗,正文用小四號宋體;行距為22。</p><p>　　正文的內(nèi)容:一、課題的主要功能；二、詳細(xì)設(shè)計；三、程序調(diào)試；四、總結(jié)；五、附件（所有程序的原代碼，要求對程序?qū)懗霰匾淖⑨專?lt;/p><p><b>　　二、系統(tǒng)分析</b></p><p><b>　　1.D觸發(fā)器的功能<

20、;/b></p><p><b>　　狀態(tài)轉(zhuǎn)移</b></p><p>　　用表格的形式描述觸發(fā)器在輸入信號作用下，觸發(fā)器的下一個穩(wěn)定狀態(tài)（次態(tài)）Qn+1與觸發(fā)器的原穩(wěn)定狀態(tài)（現(xiàn)態(tài)）Qn和輸入信號狀態(tài)之間的關(guān)系。</p><p><b>　　真值表</b></p><p>　　2.D觸發(fā)器的狀

21、態(tài)方程</p><p><b>　　Qn+1=D</b></p><p><b>　　3.邏輯電路圖</b></p><p><b>　　三、詳細(xì)設(shè)計</b></p><p>　　1、打開QuartusⅡ軟件，建立一個新的工程：</p><p>　?。?

22、） 如圖1-1 所示，運行Quartus II 軟件。</p><p>　　2）單擊菜單File\New Project Wizard..</p><p>　　3) 輸入工程的路徑、工程名以及頂層實體名。</p><p>　　4）單擊Next>按鈕，本實驗沒有包含已有文件，單擊Next>按鈕。</p><p>　　5）設(shè)置我們的器

23、件信息。</p><p><b>　　6）單擊Next></b></p><p>　　2、 建立Verilog HDL文件：</p><p>　　1）單擊File\New菜單項，選擇彈出窗口中的Verilog HDL File項，單擊OK按鈕以建立打開空的Verilog HDL文件。</p><p>　　2）在編輯

24、窗口輸入Verilog HDL源文件并保存實體名，文件名必須和保存的頂層實體名必須一致。</p><p><b>　　3）編譯工程</b></p><p>　　單擊Processing/Start Compliation開始編譯，編譯過程可能出現(xiàn)若干錯誤信息，參考提示原因改正程序直到完全正確能夠進行編譯為止。</p><p>　　3、 建立矢量

25、波形文件</p><p>　　1）單擊File/New命令，在彈出的窗口中找到 other file中的Vactoe Waveform File項打開矢量波形窗口。</p><p>　　2）雙擊窗口左邊的空白區(qū)域，單擊Edit/End Time設(shè)置時鐘頻率，單擊Edit/Insert Node and Bus對話框。</p><p>　　3）單擊Node Find

26、er 按鈕，打開以下對話框，選擇Filter下列表中的Pins:all，并點擊List按照以下列出的所有端口，通過>>按鈕把這些端口加入到右面的窗口中，單擊OK完成端口的添加</p><p>　　4）回到波形編輯窗口，對所有輸入端口設(shè)置輸入波形，具體可以通過左邊的工具欄，</p><p>　　或通過對信號的單擊鼠標(biāo)喲見的彈出式菜單中完成操作，最后保存次波形文件。</p&

27、gt;<p><b>　　4、進行功能仿真</b></p><p>　　1）單擊Assignments\Settings..,在彈出對話框?qū)imiulation mode 設(shè)置為Functional,即功能仿真。指定仿真波形文件后單擊OK完成設(shè)置。</p><p>　　2）單擊Processing\Genetate Functional Simulat

28、ion Netlist以獲得功能仿真網(wǎng)絡(luò)表。</p><p>　　3）單擊Processing\Start Simulation進入仿真頁面。</p><p><b>　　5、進入時序仿真</b></p><p>　　如果功能仿真無誤，可以進入時序仿真，時序仿真是增加了相關(guān)延遲的仿真，是最接近實際情況的仿真。</p><p&

29、gt;　　單擊Assignments\Settings,在彈出對話框中將Simulation mode設(shè)置為Timeing即時仿真。指定仿真波形文件后單擊OK完成設(shè)置。</p><p>　　單擊Processing\Start Simulation進入到仿真界面。</p><p><b>　　6、器件的下載</b></p><p>　　（一）指

30、定器件引腳：</p><p>　　單擊Assignments\Assingnments Plns 為每一個引腳賦值</p><p>　　當(dāng)我們分配引腳完成后，選擇File􀃆Save 菜單，將創(chuàng)建的圖形文件保存。選擇Tools􀃆Compiler Tool 菜單，出現(xiàn)如圖1-10 所示的編輯工具界面。點擊“Start”按鈕開始對此工程進行邏輯分析、綜合適配、

31、時序分析等。</p><p>　　(二)分配引腳及下載到開發(fā)板芯片</p><p>　　如果設(shè)計正確則如圖1-10 所示完全通過各種編譯，如果有錯誤則返回圖形編輯工作區(qū)域進行修改，直至完全通過編譯為止。</p><p>　　圖1-10 編輯工具界面</p><p>　　（1）選擇Assignments􀃆Assignment

32、Editor 菜單，在如圖1-11 所示的Assignment Editor窗口中選擇Pin 標(biāo)簽頁，在Edit 中選擇輸入/輸出引腳及對應(yīng)的CPLD 引腳</p><p>　　(2) 引腳分配完成后，選擇Tools􀃆Compiler Tool 菜單，在如圖1-10 所示的編輯工具界面中點擊“Start”按鈕，對此工程進行邏輯分析、綜合適配、時序分析等。完成后可選擇Assignments

33、48774;Timing Closure Floorplan 菜單，觀察引腳分配的結(jié)果。經(jīng)過編輯后會生成可以配置到CPLD 的POF 文件，此時就可以將設(shè)計配置到芯片中。</p><p>　　(3) 使用TDN-CM++實驗系統(tǒng)及CPLD 開發(fā)板，如圖1-12 所示進行實驗接線，將下載電纜插入CPLD 開發(fā)板的JTAG 下載接口中。仔細(xì)檢查確保接線無誤后打開電源。</p><p>　　(4

34、) 在Quartus II 軟件中，選擇Tools􀃆Programmer 菜單，出現(xiàn)如圖1-13 所示的編程配置界面。點擊“Add File”按鈕添加需要配置的POF 文件，選中Program/Configure，點擊“Start”按鈕就可以對芯片進行配置。</p><p><b>　　新建工程（如圖）</b></p><p><b>　　

35、保存并編輯源程序</b></p><p>　　New project wizard</p><p>　　3、編譯并檢測原程序</p><p>　　Compier tool</p><p>　　Report and Start compilation</p><p>　　4、模擬前的準(zhǔn)備工作制作網(wǎng)表（Netl

36、ist）</p><p>　　5、設(shè)置波形圖(Vector Waveform File)</p><p>　　6、時序模擬Edit(end time)</p><p>　　7、edit（Insert/insert note and bus..）</p><p>　　然后在點擊Node Finder…</p><p>　

37、　8、 Simulator Tool</p><p><b>　　9</b></p><p><b>　　9、Report</b></p><p>　　10、配置引腳（Assignments/ Assignments pins）</p><p><b>　　三、調(diào)試程序</b>

38、;</p><p>　　問題以及解決問題的方法：</p><p>　　調(diào)試程序時程序有很多錯誤，主要是文件名、實體名和觸發(fā)器的頂級實體名不一致導(dǎo)致程序進行 Start Compliation 錯誤，改正就好了。</p><p><b>　　四．總結(jié)</b></p><p>　　通過一個星期的課設(shè)，雖然比較累但也學(xué)到一些

39、知識：</p><p>　　觸發(fā)器是數(shù)字系統(tǒng)中非常重要的器件，它應(yīng)用于有記憶功能的邏輯電路之中。不同的觸發(fā)器在狀態(tài)的變化有不同的動作特點，用Verilog HDL語言描述時，需要分析真值表，掌握其觸發(fā)方式，結(jié)合觸發(fā)器本身的特點充分應(yīng)用if語句，讓程序簡單易讀。</p><p>　　D觸發(fā)器只有一個激勵端，D觸發(fā)器具有存儲的特性，在每一個觸發(fā)脈沖作用后，輸出將激勵端（D端）信號保存起來，因此

40、D觸發(fā)器常作為數(shù)據(jù)寄存器。這一點在程序的設(shè)計中葉應(yīng)該特別注意。</p><p>　　在程序的編寫過程中，我們應(yīng)該首先分析各個端口的優(yōu)先級順序，這一點就可以利用if語句首先進行判斷。這一點是用VHDL語言進行設(shè)計數(shù)字邏輯電力的共同點，是我們學(xué)習(xí)過程中必須掌握的內(nèi)容。</p><p>　　在此次課設(shè)中，我們將課本理論知識與實際應(yīng)用聯(lián)系起來。按照書本上的知識和老師教授的方法，首先分析此次實驗設(shè)計