課程設(shè)計(jì)--基于fpga的全自動(dòng)洗衣機(jī)設(shè)計(jì)

1、<p><b>　　.</b></p><p>　　《數(shù)字電子技術(shù)》課程設(shè)計(jì)</p><p>　　題目：基于FPGA的全自動(dòng)洗衣機(jī)設(shè)計(jì)</p><p><b>　　目 錄</b></p><p><b>　　1 課題背景1</b></p><p

2、>　　2 Quartus II軟件、FPGA硬件介紹2</p><p>　　2.1 Quartus II軟件介紹2</p><p>　　2.2 FPGA硬件介紹2</p><p>　　3 全自動(dòng)洗衣機(jī)的總體方案4</p><p><b>　　3.1方案內(nèi)容4</b></p><p&

3、gt;<b>　　3.2設(shè)計(jì)原理4</b></p><p><b>　　3.3設(shè)計(jì)框架5</b></p><p>　　4 全自動(dòng)洗衣機(jī)各模塊解析6</p><p>　　4.1 LED狀態(tài)燈模塊6</p><p>　　4.1.1 LED狀態(tài)燈模塊流程圖6</p><

4、p>　　4.1.2 LED狀態(tài)燈模塊仿真結(jié)果和分析6</p><p>　　4.2 BCD譯碼器模塊7</p><p>　　4.2.1 BCD譯碼器模塊流程圖7</p><p>　　4.2.2 BCD譯碼器模塊仿真結(jié)果和分析7</p><p>　　4.3 報(bào)警器模塊8</p><p>　　4.3.

5、1報(bào)警器模塊流程圖和仿真8</p><p>　　5 全自動(dòng)洗衣機(jī)整體電路仿真10</p><p>　　5.1 全自動(dòng)洗衣機(jī)整體流程圖10</p><p>　　5.2 全自動(dòng)洗衣機(jī)整體仿真結(jié)果和分析10</p><p>　　6 程序下載調(diào)試圖11</p><p>　　7 設(shè)計(jì)總結(jié)13</p&g

6、t;<p><b>　　參考文獻(xiàn)14</b></p><p><b>　　附 錄15</b></p><p><b>　　1 課題背景</b></p><p>　　洗衣機(jī)是一種在家庭中不可缺少的家用電器,發(fā)展非?？?而全自動(dòng)式洗衣機(jī)因使用方便更加得到大家的青睞,全自動(dòng)即進(jìn)水、洗滌

7、、漂洗、甩干等一系列過程自動(dòng)完成,控制器通常設(shè)有幾種洗滌程序,對(duì)不同的衣物可選擇不同的洗滌方式。</p><p>　　從古到今，洗衣服都是一項(xiàng)難于逃避的家務(wù)勞動(dòng)，而在洗衣機(jī)出現(xiàn)以前，對(duì)于許多人而言，它并不像田園詩描繪的那樣充滿樂趣，手搓、棒擊、沖刷、甩打??這些不斷重復(fù)的簡(jiǎn)單的體力勞動(dòng)，留給人的感受常常是：辛苦勞累。1911年美國(guó)人又研制了世界上第一臺(tái)電動(dòng)洗衣機(jī)。1920年美國(guó)的瑪依塔格公司又把洗衣機(jī)的木制桶改為

8、鋁制桶體，第二年又把鋁制桶體改為外層鑄鋁、內(nèi)層為銅板的雙層結(jié)構(gòu)。1936年，他們又將搪瓷用于洗衣機(jī)桶體。與此同時(shí)，世界各地也相繼出現(xiàn)了洗衣機(jī)。歐洲國(guó)家研究成功了噴流式洗衣機(jī)和滾筒式洗衣機(jī)[1]。 </p><p>　　第二次世界大戰(zhàn)結(jié)束后，洗衣機(jī)得到了迅速的發(fā)展，研制出具有獨(dú)特風(fēng)格的波輪式洗衣機(jī)。這種洗衣機(jī)由于其波輪安裝在洗衣桶底，又稱渦卷式洗衣機(jī)。</p><p>　　全自動(dòng)洗

9、衣機(jī)的發(fā)展首先表現(xiàn)在洗滌方式發(fā)生巨大變化。原先大多側(cè)重于水流的改變、動(dòng)力的加大。現(xiàn)在，超音波、電解水、臭氧和蒸汽洗滌的運(yùn)用，使洗衣機(jī)的去污能力從單純依靠洗衣粉、洗滌劑的化學(xué)作用和強(qiáng)弱變化的水流機(jī)械作用，向更高層次的健康、環(huán)保洗滌方式轉(zhuǎn)變，特別是電解水、超音波技術(shù)在洗衣機(jī)行業(yè)的運(yùn)用幾乎改變了洗衣機(jī)的歷史——洗衣不用或少用洗衣粉、洗滌劑，減少化學(xué)品對(duì)皮膚的損害和對(duì)環(huán)境的污染。電解水、臭氧、蒸汽的殺菌除味及消毒功能倍受青睞，引發(fā)了洗衣機(jī)消費(fèi)健

10、康潮。另一變化就是高度自動(dòng)化、智能化、人性化。從半自動(dòng)、全自動(dòng)到現(xiàn)在流行的人工智能、模糊控制，只需按一下按鈕一切搞定[2]。</p><p>　　2 Quartus II軟件、FPGA硬件介紹</p><p>　　2.1 Quartus II軟件介紹</p><p>　　Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL

11、、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。</p><p>　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)[

12、3]。</p><p>　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。</p><p>　　此外，Quartus II 通過和DSP Builder工具與Matlab/Si

13、mulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng);支持Altera的片上可編程系統(tǒng)(SOPC)開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)[4]。</p><p>　　Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)MaxplusII的更新支持，Quartus II 

14、;與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II友好的圖形界面及簡(jiǎn)便的使用方法。</p><p>　　Altera Quartus II作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于

15、其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎[5]。</p><p>　　2.2 FPGA硬件介紹</p><p>　　FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。</p><p>　　它是作為專用集成電路(ASIC) 領(lǐng)域中的一種

16、半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級(jí)時(shí)，不需額外地改變PCB 電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞。1984 年，在硅谷工作的Berni

17、e Vonderschmitt、Ross Freeman 和 Jim Barnett 共同構(gòu)建了一個(gè)設(shè)想，他們夢(mèng)想創(chuàng)立一家不同于一般的公司。他們希望創(chuàng)建一家在整個(gè)新領(lǐng)域內(nèi)開發(fā)和推出先進(jìn)技術(shù)的公司。并且，他們還希望以這種方式領(lǐng)導(dǎo)它:在這里工作的人們熱愛他們的工作、享受工作的樂趣，并對(duì)他們所從事的工作著迷。創(chuàng)造性地推出了“無晶圓半導(dǎo)體”公司的概念。2009 年2 月18 日，Ross Freeman 因他的這項(xiàng)發(fā)明--現(xiàn)場(chǎng)可編程門陣列 (F

18、PGA) 而榮登2009 美國(guó)發(fā)明家名人堂。Freeman 先生的發(fā)明是一</p><p><b>　　3.1方案內(nèi)容</b></p><p>　　設(shè)計(jì)一個(gè)電子定時(shí)器，控制洗衣機(jī)作如下運(yùn)轉(zhuǎn)：定時(shí)啟動(dòng)正轉(zhuǎn)20秒暫停10秒反轉(zhuǎn)20秒暫停10秒定時(shí)未到回到“正轉(zhuǎn)20秒暫停10秒……”，定時(shí)到則停止；</p><p>　　若定時(shí)到，則停機(jī)發(fā)出音響信號(hào)；

19、</p><p>　　用兩個(gè)數(shù)碼管顯示洗滌的預(yù)置時(shí)間（分鐘數(shù)），按倒計(jì)時(shí)方式對(duì)洗滌過程作計(jì)時(shí)顯示，直到時(shí)間到停機(jī)；洗滌過程由“開始”信號(hào)開始；</p><p>　　三只LED燈表示“正轉(zhuǎn)”、“反轉(zhuǎn)”、“暫?！比齻€(gè)狀態(tài)[7]。</p><p><b>　　3.2設(shè)計(jì)原理</b></p><p>　　洗衣機(jī)控制器的設(shè)計(jì)主要是

20、定時(shí)器的設(shè)計(jì)，由一片F(xiàn)PGA和外圍電路構(gòu)成了電器控制部分。FPGA接收按鍵的控制命令，控制洗衣機(jī)的工作狀態(tài)、并控制顯示工作時(shí)間以及設(shè)定直流電機(jī)正反轉(zhuǎn)控制、制動(dòng)控制、起停控制和運(yùn)動(dòng)狀態(tài)控制（洗衣機(jī)洗滌過程如圖3.1所示）。對(duì)FPGA芯片的編程采用模塊化的VHDL (硬件描述語言)進(jìn)行設(shè)計(jì)，設(shè)計(jì)分為三層實(shí)現(xiàn)，頂層實(shí)現(xiàn)整個(gè)芯片的功能。頂層和中間層多數(shù)是由VHDL的元件例化語句實(shí)現(xiàn)。中間層由無刷直流電機(jī)控制、運(yùn)行模式選擇、定時(shí)器、顯示控制、鍵盤

21、掃描以及對(duì)直流電機(jī)控制板進(jìn)行速度設(shè)定、正反轉(zhuǎn)控制、啟?？刂频饶K組成，它們分別調(diào)用底層模塊。用LED顯示正轉(zhuǎn)20秒，暫停10秒，反轉(zhuǎn)20秒，暫停10秒，60秒為一周期。因此此次設(shè)計(jì)的關(guān)鍵是計(jì)數(shù)器和定時(shí)器的設(shè)計(jì)。</p><p>　　圖3.1設(shè)計(jì)框架4 全自動(dòng)洗衣機(jī)各模塊解析</p><p>　　4.1 LED狀態(tài)燈模塊</p><p>　　由in_gei、in_s

22、hi輸入分別為定時(shí)器個(gè)位和十位的時(shí)間信號(hào)，gei和shi為輸出信號(hào)。此模塊是為了實(shí)現(xiàn)洗衣機(jī)能夠定時(shí)輸入的功能，保證洗衣機(jī)能夠正常運(yùn)行。</p><p>　　4.1.1 LED狀態(tài)燈模塊流程圖</p><p>　　圖4.1LED狀態(tài)燈模塊</p><p>　　Clk是狀態(tài)燈的時(shí)間信號(hào)；over是給燈模塊提供停止信號(hào)；deng是輸出端，deng[2..0]三個(gè)燈分別亮

23、時(shí)，說明洗衣機(jī)處于“正轉(zhuǎn)”、“暫?！薄ⅰ胺崔D(zhuǎn)”三個(gè)狀態(tài)。</p><p>　　4.1.2 LED狀態(tài)燈模塊仿真結(jié)果和分析</p><p>　　圖4.2 LED狀態(tài)燈模塊仿真圖</p><p>　　從仿真圖上可以看到的我們給一個(gè)周期為20的時(shí)鐘信號(hào)，那么輸出上面的燈2代表的是正轉(zhuǎn).輸出上面的1代表的是暫停.輸出上面的0代表的是反轉(zhuǎn).那么隨著時(shí)鐘信號(hào)的輸入.燈的運(yùn)轉(zhuǎn)的

24、模式正好就是正轉(zhuǎn)-暫停-反轉(zhuǎn)-暫停的模式。然后不斷的循環(huán)輸出.這正和我們?cè)O(shè)計(jì)的燈的輸出是一致的，也就證明了LED燈設(shè)計(jì)的成功。</p><p>　　4.2 BCD譯碼器模塊流程圖</p><p>　　Clk是分頻器的時(shí)間信號(hào)，cp是以一秒鐘為單位的60分頻輸出，提供給時(shí)間計(jì)數(shù)器的時(shí)間信號(hào)；wash_cp是6分頻輸出，提供狀態(tài)燈的狀態(tài)信號(hào)。 </p><p>　　BC

25、D譯碼器模塊流程圖</p><p>　　圖4.3BCD譯碼器模塊流程圖</p><p>　　BCD是譯碼器的譯碼輸入，led7是輸出端口，接七段數(shù)碼顯示器。</p><p>　　BCD譯碼器模塊仿真結(jié)果和分析</p><p>　　圖4.4 BCD譯碼器模塊仿真圖</p><p>　　正如圖上的一樣，我們給BCD輸入的為

26、0到15的輸入.那么我們可以從輸出上面可以看到.正如我們所給的0到9陽極的數(shù)碼管顯示的數(shù)字。比如輸入為0，那么輸出就是為0000001。正好在數(shù)碼管上能夠顯示0的數(shù)字。我們的是7位，并不是8位，缺少一個(gè)數(shù)碼管上的點(diǎn)的數(shù)字，但是并不影響數(shù)字的顯示。成功的輸出了0到9的數(shù)字。證明BCD譯碼器的波形仿真的成功。</p><p><b>　　4.3報(bào)警器模塊</b></p><p

27、>　　4.3.1 報(bào)警模塊流程圖和仿真</p><p>　　圖4.5 報(bào)警器模塊流程圖</p><p>　　當(dāng)報(bào)警器的輸入cp=’1’時(shí)，輸出信號(hào)warm和輸入信號(hào)clk相同。</p><p>　　圖4.6 報(bào)警器模塊仿真結(jié)果圖</p><p>　　正如圖所示的一樣，我們給一個(gè)周期為20的時(shí)鐘信號(hào).隨意給個(gè)CP高電頻。證明我們打開了開

28、關(guān)。那么輸出的報(bào)警器也正是和我們預(yù)計(jì)的一樣，給他時(shí)鐘信號(hào)。他能夠隨著時(shí)鐘信號(hào)而報(bào)警。因?yàn)檫@個(gè)是單獨(dú)的報(bào)警器的模塊。所以報(bào)警的信號(hào)和時(shí)鐘信號(hào)的反應(yīng)成對(duì)應(yīng)關(guān)系。證明了報(bào)警器模塊的波形的成功。</p><p>　　5 全自動(dòng)洗衣機(jī)整體電路仿真</p><p>　　5.1 全自動(dòng)洗衣機(jī)整體流程圖</p><p>　　圖5.1 全自動(dòng)洗衣機(jī)整體流程圖</p>

29、<p>　　5.2 全自動(dòng)洗衣機(jī)整體仿真結(jié)果和分析</p><p>　　圖5.2 全自動(dòng)洗衣機(jī)整體仿真結(jié)果圖</p><p>　　6 程序下載調(diào)試圖</p><p>　　如圖6.1.開發(fā)板顯示中看到數(shù)字就是程序成功的拷到了開發(fā)板上的時(shí)候的原始樣子</p><p><b>　　圖6.1原始時(shí)間</b>&

30、lt;/p><p>　　如圖6.2開發(fā)板顯示中看到的數(shù)字是任意設(shè)定一個(gè)時(shí)間.在0到60之間.如24</p><p>　　圖6.2 任意設(shè)定一個(gè)時(shí)間</p><p>　　如圖6.3 開發(fā)板顯示中數(shù)字是當(dāng)時(shí)間減到18分鐘時(shí)候，暫停的燈亮起的時(shí)候</p><p><b>　　圖6.3暫停燈亮</b></p><

31、p>　　如圖6.4 開發(fā)板顯示中看到數(shù)字時(shí)的當(dāng)時(shí)間減到18分鐘時(shí)候，正轉(zhuǎn)的燈亮起的時(shí)候</p><p><b>　　圖6.4正轉(zhuǎn)燈亮</b></p><p>　　如圖6.5 開發(fā)板顯示中看到數(shù)字是當(dāng)時(shí)間減到18分鐘時(shí)候，反轉(zhuǎn)的燈亮起的時(shí)候</p><p><b>　　圖6.5反轉(zhuǎn)燈亮</b></p>&

32、lt;p>　　如圖6.5 開發(fā)板顯示中看到的數(shù)字是當(dāng)時(shí)間減到0分鐘時(shí)候，報(bào)警的燈亮起的時(shí)候</p><p><b>　　圖6.5報(bào)警器燈亮</b></p><p><b>　　7 設(shè)計(jì)總結(jié)</b></p><p>　　1、設(shè)計(jì)過程中遇到的問題及解決方法</p><p>　　設(shè)計(jì)中第一個(gè)問題就

33、是如何實(shí)現(xiàn)設(shè)計(jì)要求，需要用什么器件實(shí)現(xiàn)所需功能。實(shí)現(xiàn)定時(shí)用減法計(jì)數(shù)器，實(shí)現(xiàn)正轉(zhuǎn)，反轉(zhuǎn)，暫停用譯碼電路，實(shí)現(xiàn)先使用數(shù)碼管。接著是仿真波形如何實(shí)現(xiàn)，需設(shè)置合適的定時(shí)時(shí)間。硬件測(cè)試選用數(shù)碼管和LED燈，選擇模式6，實(shí)現(xiàn)定時(shí)和顯示工作狀態(tài)。</p><p><b>　　2、設(shè)計(jì)體會(huì)</b></p><p>　　課程設(shè)計(jì)是培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)知識(shí)，發(fā)現(xiàn)，提出，分析和解決實(shí)際問題

34、，鍛煉實(shí)踐能力的重要環(huán)節(jié)，是對(duì)學(xué)生實(shí)際工作能力的具體訓(xùn)練和考察過程。</p><p>　　回顧此次的數(shù)字電子技術(shù)課程設(shè)計(jì)，感慨很多，從選題到定稿，從理論到實(shí)踐，在這兩周里有苦有甜，苦多于甜，第一天我們想設(shè)計(jì)思路，選方案。第二天，我們編程序，在這個(gè)環(huán)節(jié)里不斷出錯(cuò)，程序編譯出現(xiàn)很多錯(cuò)誤，我和搭檔就仔細(xì)看程序，檢查程序，不斷修改才編譯成功，我們非常高興，但是接下來的功能仿真波形一直出錯(cuò)，找不出原因，我們和同學(xué)仔細(xì)討論，

35、又查找錯(cuò)誤，不斷修改，終于仿真成功。最后一步就是硬件測(cè)試，在此環(huán)節(jié)里也是不斷出現(xiàn)亂碼，但經(jīng)過認(rèn)真反復(fù)檢查和不斷對(duì)程序調(diào)試，結(jié)果最終還是出來了。</p><p>　　通過這次課程設(shè)計(jì)使我懂得了理論和實(shí)際相結(jié)合是很重要的，只有把理論和實(shí)際結(jié)合起來，從理論得出結(jié)論，才能真正弄懂知識(shí)。同時(shí)，在這次設(shè)計(jì)中我發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)知識(shí)理解的不夠深刻，掌握的不夠牢固，通過這次設(shè)計(jì)之后，一定把以前學(xué)過的知識(shí)重新溫故。&

36、lt;/p><p>　　這次設(shè)計(jì)能夠成功，多靠同學(xué)的幫助，老師的指導(dǎo)，在此，對(duì)給過我?guī)椭耐瑢W(xué)和老師表示衷心的感謝！</p><p><b>　　3、對(duì)設(shè)計(jì)的建議</b></p><p>　　希望在以后的學(xué)習(xí)中像這樣的設(shè)計(jì)能夠多進(jìn)行，以提高我們的思考動(dòng)手能力，與實(shí)踐結(jié)合的能力，也希望老師能夠給予更多的指導(dǎo)和幫助[8]。</p><

37、;p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 譚會(huì)生，張昌凡。EDA技術(shù)及應(yīng)用[M]。西安：西安電子科技大學(xué)出版社，2008：11-15。</p><p>　　[2] 馬學(xué)條。 Quartus II在數(shù)字電路實(shí)驗(yàn)中的應(yīng)用[J]。北京大學(xué)學(xué)報(bào)，2009，第6期：2-3。</p><p>　　[3]　焦素敏。EDA課程設(shè)

38、計(jì)指導(dǎo)書[M]。鄭州：河南工業(yè)大學(xué)，2008：75-89。</p><p>　　[4] 黃繼業(yè)，潘松。EDA技術(shù)實(shí)用教程[M]。北京：科學(xué)出版社，2012：124-136。</p><p>　　[5]　王國(guó)棟,潘松等。VHDL實(shí)用教程[M]。成都：電子科技大學(xué)出版社，2011：24-32。</p><p>　　[6] 張亦華,延明。數(shù)字電路EDA入門[M]。北京

39、：電子工業(yè)出版社，2008：46-54。</p><p>　　[7] 夏宇聞。Verliog數(shù)字系統(tǒng)設(shè)計(jì)教程[M]。北京：航空航天大學(xué)出版社，2009：20-25。</p><p>　　[8] 楊海鋼,孫嘉斌,王慰。 FPGA器件設(shè)計(jì)技術(shù)發(fā)展綜述[D]。北京：中國(guó)科學(xué)院電子學(xué)研究所,2010。</p><p><b>　　附 錄</b>&

40、lt;/p><p>　　LED狀態(tài)燈器模塊程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsign

41、ed.all;</p><p>　　entity deng is</p><p><b>　　port( </b></p><p>　　clk :in std_logic;</p><p>　　over :in std_logic;</p><p>　　deng : out std_logic_v

42、ector(2 downto 0)</p><p><b>　　);</b></p><p><b>　　end deng;</b></p><p>　　architecture di of deng is</p><p>　　signal count : std_logic_vector(2 do

43、wnto 0);</p><p>　　signal deng1 : std_logic_vector(2 downto 0);</p><p><b>　　begin</b></p><p>　　deng<=deng1;</p><p>　　process(clk) is</p><p>&

44、lt;b>　　begin</b></p><p>　　if rising_edge(clk) then</p><p>　　if count = "101" then</p><p>　　count <= "000";</p><p>　　else count <= cou

45、nt+1; </p><p><b>　　end if;</b></p><p>　　if count="000" then</p><p>　　deng1<="100";</p><p>　　elsif count="010" then</p&

46、gt;<p>　　deng1<="010";</p><p>　　elsif count="011" then</p><p>　　deng1<="001";</p><p>　　elsif count="101" then</p><p&g

47、t;　　deng1<="010";</p><p>　　end if; </p><p><b>　　end if;</b></p><p>　　if over='1' then</p><p>　　deng1<="000";</p>

48、<p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end di ;</b></p><p>　　BCD譯碼器模塊程序</p><p>　　library ieee;</p><p>　　use i

49、eee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity xian_time is</p><p><b>　　Port(</b>&

50、lt;/p><p>　　BCD:in std_logic_vector(3 downto 0 ); </p><p>　　led7:out std_logic_vector(6 downto 0)</p><p><b>　　); </b></p><p>　　end xian_time;</p><

51、;p>　　architecture art of xian_time is</p><p><b>　　begin</b></p><p>　　process(BCD)</p><p><b>　　begin</b></p><p>　　case BCD is</p><p

52、>　　when "0000" => led7<="0000001";--0</p><p>　　when "0001" => led7<="1001111";--1</p><p>　　when "0010" => led7<="00100

53、10";--2</p><p>　　when "0011" => led7<="0000110";--3</p><p>　　when "0100" => led7<="1001100";--4</p><p>　　when "0101&quo

54、t; => led7<="0100100";--5</p><p>　　when "0110" => led7<="0100000";--6</p><p>　　when "0111" => led7<="0001111";--7</p>&

55、lt;p>　　when "1000" => led7<="0000000";--8</p><p>　　when "1001" => led7<="0000100";--9</p><p>　　when others => led7<="1111111&quo

56、t;;</p><p><b>　　end case;</b></p><p>　　end process;</p><p><b>　　end art;</b></p><p><b>　　報(bào)警器模塊程序</b></p><p>　　library i

57、eee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity warming is</p><p><b>　　port(</b></p><p>　　

58、clk:in std_logic;</p><p>　　cp: in std_logic;</p><p>　　warn:out std_logic</p><p><b>　　);</b></p><p>　　end warming;</p><p>　　Architecture art of

59、warming is</p><p><b>　　begin </b></p><p>　　process(clk)</p><p><b>　　Begin</b></p><p>　　If cp='1'then warn<=clk;</p><p>　

60、　Else warn<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end art;</b></p><p>　　--c<='1';count<="

61、1001";</p><p>　　else count <= count-1;</p><p><b>　　c<='0';</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b><