eda課程設(shè)計--數(shù)字頻率計

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文檔簡介

1、　　EDA《數(shù)字頻率計》　　課程設(shè)計報告　　專業(yè)：電子信息工程 　　班級： 08電信 　　姓名：

2、 　　學(xué) 號： 　　指導(dǎo)教師： 　　年月日　　一課程設(shè)計目的

3、1)課程設(shè)計題：數(shù)字頻率計　　2)任務(wù)及要求　　1、設(shè)計一個能測量方波信號的頻率的頻率計。　　2、測量的頻率范圍是0999999Hz。　　3、結(jié)果用十進制數(shù)顯示。　　4、按要求寫好設(shè)計報告（設(shè)

4、計報告內(nèi)容包括：引言，方案設(shè)計與論證，總體設(shè)計，各模塊設(shè)計，調(diào)試與數(shù)據(jù)分析，總結(jié)）。　　3)教學(xué)提示　　1、脈沖信號的頻率就是在單位時間內(nèi)所產(chǎn)生的脈沖個數(shù)，其表達式為，f為被測信號的頻率，N為計數(shù)器所累計的脈沖個數(shù)，T為產(chǎn)生N個脈沖所需的時間。所以，在1秒時間內(nèi)計數(shù)器所記錄的結(jié)果，就是被測信號的頻率。</p&g

5、t;　　2、被測頻率信號取自實驗箱晶體振蕩器輸出信號，加到主控門的輸入端。　　3、再取晶體振蕩器的另一標準頻率信號，經(jīng)分頻后產(chǎn)生各種時基脈沖：1ms，10ms，0.1s，1s等，時基信號的選擇可以控制，即量程可以改變。　　4、時基信號經(jīng)控制電路產(chǎn)生閘門信號至主控門，只有在閘門信號采樣期間內(nèi)(時基信號的一個周期)，輸入信號才通過主控門

6、。　　5f=N/T，改變時基信號的周期T，即可得到不同的測頻范圍。　　當主控門關(guān)閉時，計數(shù)器停止計數(shù)，顯示器顯示記錄結(jié)果，此時控制電路輸出一個置零信號，將計數(shù)器和所有觸發(fā)器復(fù)位，為新的一次采樣做好準備。　　改變量程時，小數(shù)點能自動移位。　　4)設(shè)計報告要

7、求　　1、說明設(shè)計作品的功能、特點、應(yīng)用范圍；　　2、方案對比，確定方案。　　3、電路工作原理、操作方法；　　4、編程方法、程序框圖及關(guān)鍵程序清單。　　5、課程設(shè)計總結(jié)。&

8、lt;/p>　　數(shù)字頻率計是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。它是一種用十進制數(shù)字，顯示被測信號頻率的數(shù)字測量儀器。它的基本功能是測量正弦信號，方波信號以及其他各種單位時間內(nèi)變化的物理量。在進行模擬、數(shù)字電路的設(shè)計、安裝、調(diào)試過程中，由于其使用十進制數(shù)顯示，測量迅速，精度高，顯示直觀，所以經(jīng)常要用到數(shù)字頻率計。　　二、設(shè)計方案論證、結(jié)果以及分

9、析　　1 原理圖　　編譯成功后其波形圖如下：　　2、信號發(fā)生器　　library ieee;　　use ieee.std_logic_1164.all

10、;　　use ieee.std_logic_unsigned.all;　　entity sele is　　port(clk: in std_logic;　　jian: in std_logic_vector(1 downto 0);

11、;　　oclk: out std_logic);　　end;　　architecture s_1 of sele is　　signal full : std_logic;　　signal t :integer range 0 to 5

12、999999;　　begin　　P1:process(jian,t)　　begin　　case jian is　　when "00"

13、=> t <= 5999999; --產(chǎn)生時基脈沖1s　　when "01" => t <= 599999; --產(chǎn)生時基脈沖100ms　　when "10" => t <= 59999; --產(chǎn)生時基脈沖10ms<p&

14、gt;　　when "11" => t <= 5999; --產(chǎn)生時基脈沖1ms　　when others => null;　　end case;　　end process P1;

15、　P2: process(clk,t)　　variable s : integer range 0 to 5999999;　　begin　　if (clk'event and clk = '1') then

16、if s < t then　　s := s +1;　　else s := 0 ;　　end if;　　end if;　　if s = t then

17、full <= '1';　　else full <= '0';　　end if;　　end process P2;　　P3: process(full)<p&g

18、t;　　variable c : std_logic;　　begin　　if full'event and full = '1' then 　　c := not c;　　if c = '1' t

19、hen 　　oclk <= '1';　　else oclk <='0';　　end if;　　end if;

20、　end process P3;　　end;　　其仿真波形為：　　3、測頻　　library ieee;　　us

21、e ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cp is　　port(clkk: in std_logic;　　en,rst,load: out std_logic);</p

22、>　　end;　　architecture cp_1 of cp is 　　signal div2: std_logic;　　begin　　process(clkk)&

23、lt;/p>　　begin　　if(clkk'event and clkk='1') then 　　div2 <= not div2;　　end if;&

24、lt;p>　　end process;　　process(clkk,div2)　　begin 　　if (clkk='0' and div2='0') then 　　rst <='

25、1';　　else rst <='0';　　end if;　　end process;　　load <= not div2;　　en <= div2;

26、　　end;　　其仿真波形為：　　4、計數(shù)器　　library ieee;　　use ieee.std_logi

27、c_1164.all;　　use ieee.std_logic_unsigned.all;　　entity jishu is　　port(rst,en,clk: in std_logic;　　Q: out std_logic_vector(3 downto 0);<

28、/p>　　cout: out std_logic);　　end;　　architecture cnt of jishu is 　　signal cnt: std_logic_vector(3 downto 0);<p&

29、gt;　　begin　　process(rst,en,clk)　　begin　　if rst='1' then cnt <= "0000";　　els

30、if(clk'event and clk='1') and en = '1' then　　if cnt = "1001" then　　cnt <= "0000"; cout <= '1';<b&g

31、t;　　else 　　cnt <= cnt + 1;　　cout <= '0';　　end if;　　end if;<

32、p>　　end process;　　Q <= cnt;　　end;　　在源程序中COUT是計數(shù)器的進位輸出；Q[3..0]是計數(shù)器的狀態(tài)輸出；CLK是時鐘輸入端；RST是復(fù)位控制端；當RST=1時，Q[3..0]=0，EN是使

33、能控制輸入端，當EN=1時，計數(shù)器計數(shù)，當EN=0時，計數(shù)器保持狀態(tài)不變。編譯成功后，其仿真波形如下：　　在項目編譯仿真成功后，將設(shè)計的十進制計數(shù)器電路設(shè)置成可調(diào)用的元件jishu.sym用于以下的頂層設(shè)計。　　5、 16位寄存器　　library ieee;　　use

34、 ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity suocun is　　port(load: in std_logic;　　din : in std_logic_vector(15 do

35、wnto 0);　　dout: out std_logic_vector(15 downto 0));　　end;　　architecture suo of suocun is 　　begin&l

36、t;/p>　　process(load,din)　　begin　　if (load'event and load='1') then 　　dout <= din;<b&g

37、t;　　end if;　　end process;　　end;　　在源程序中l(wèi)oad是鎖存信號，上升沿觸發(fā)；din[3..0]是寄存器輸入；dout[3..0]是寄存器輸出。編譯成功后生成元件圖如下圖，以便頂層模塊的調(diào)用。<p

38、>　　4位寄存器　　寄存器是在計數(shù)結(jié)束后，利用觸發(fā)器的上升沿吧最新的頻率測量值保存起來，這樣在計數(shù)的過程中可不必一直看數(shù)碼顯示器，顯示器將最終的頻率讀數(shù)定期進行更新，其輸出作為動態(tài)掃描電路的輸入。　　library ieee;　　use ieee.std_logic_1

39、164.all;　　use ieee.std_logic_unsigned.all;　　entity suo is　　port(load: in std_logic;　　din : in std_logic_vector(3 downto 0);&

40、lt;p>　　dout: out std_logic_vector(3 downto 0));　　end;　　architecture suo_1 of suo is 　　begin　　pr

41、ocess(load,din)　　begin　　if (load'event and load='1') then 　　dout <= din;　　end if;&l

42、t;/p>　　end process;　　end;　　在源程序中l(wèi)oad是鎖存信號，上升沿觸發(fā)；din[3..0]是寄存器輸入；dout[3..0]是寄存器輸出。編譯成功后生成元件圖如下圖，以便頂層模塊的調(diào)用。　　6、譯碼器&

43、lt;/b>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity leds is　　port(clk:

44、 in std_logic;　　Din: in std_logic_vector(15 downto 0);　　sg: out std_logic_vector(6 downto 0);　　bt: out std_logic_vector(1 downto 0));<

45、;b>　　end;　　architecture led_1 of leds is　　signal cnt8: std_logic_vector(1 downto 0);　　signal q: std_logic_vector(3 downto 0); <p&

46、gt;　　begin　　P1:process(cnt8,Din,q)　　begin　　case cnt8 is　　when "00" => bt <= "

47、00";q <= Din(3 downto 0);　　when "01" => bt <= "01";q <= Din(7 downto 4);　　when "10" => bt <= "10";q <= Din(11 do

48、wnto 8);　　when "11" => bt <= "11";q <= Din(15 downto 12);　　when others => null;　　end case;<

49、p>　　case q is　　when "0000" => sg <= "0111111";　　when "0001" => sg <= "0000110";　　wh

50、en "0010" => sg <= "1011011";　　when "0011" => sg <= "1001111";　　when "0100" => sg <= "1100110";</

51、p>　　when "0101" => sg <= "1101101";　　when "0110" => sg <= "1111101";　　when "0111" => sg <= "

52、;0000111";　　when "1000" => sg <= "1111111";　　when "1001" => sg <= "1101111";　　when others => null

53、;　　end case;　　end process P1;　　P2:process(clk)　　begin　　if(clk'event and c

54、lk='1') then 　　cnt8 <= cnt8 +1;　　end if;　　end process P2;　　end;

55、編譯成功后，其波形圖為：　　7、譯碼　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<p&

56、gt;　　entity divid is　　port(clk50: in std_logic;　　qlkhz: out std_logic);　　end;　　architecture div of divid is

57、　　begin　　K1:process(clk50)　　variable cout: integer:=0;　　begin　　if(clk50'event and c

58、lk50='1') then 　　cout := cout + 1;　　if cout <= 24999 then qlkhz <= '1';　　elsif cout <= 49999 then qlkhz <= '1';</p&g

59、t;　　else cout :=0;　　end if;　　end if;　　end process;　　end;

60、　　編譯成功后，其波形圖為：　　8、動態(tài)掃描電路　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

61、　entity dongtai is　　port(q200hz: in std_logic;　　bt: in std_logic_vector(1 downto 0);　　sg: in std_logic_vector(6 downto 0);　　led0,led1,le

62、d2,led3: out std_logic_vector(6 downto 0));　　end;　　architecture behav of dongtai is　　begin　　proces

63、s(q200hz)　　begin　　if(q200hz'event and q200hz='1') then 　　case bt is　　when "00" => led0 <

64、= sg(6 downto 0);　　when "01" => led1 <= sg(6 downto 0);　　when "10" => led2 <= sg(6 downto 0);　　when "11" => led3

65、 <= sg(6 downto 0);　　when others => null;　　end case;　　end if;　　end process;<p

66、>　　end;　　仿真波形如下：　　編譯成功后生成元件圖如下圖，以便頂層模塊的調(diào)用。　　9、分頻設(shè)計　　library ieee;

67、;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_signed.all;　　entity fp is　　port( clk : in std_logic;　　oclk: out std_logic

68、);　　end;　　architecture fp_1 of fp is　　signal full : std_logic;　　begin　　P1: pr

69、ocess(clk)　　variable s : integer range 0 to 99;　　begin　　if (clk'event and clk = '1') then　　if s < 99 t

70、hen　　s := s +1;　　elsif s > 99 then s := 0;　　elsif s = 99 then full <= '1';　　end if;

71、;　　end if;　　end process P1;　　P2: process(full)　　variable c : std_logic;　　begin

72、;　　if full = '1' then 　　c := not c;　　if c = '1' then 　　oclk <= '1';　　else oclk <='0';&

73、lt;p>　　end if;　　end if;　　end process P2;　　end;　　編譯成功后，其波形圖為：<

74、p>　　三．設(shè)計體會　　通過對EDA技術(shù)這門課程的學(xué)習(xí)，心得體會甚多。雖然一開始覺得什么都不懂，但是通過一次次的實驗，我們真的學(xué)到了不少的東西。往往書本上的知識在實際使用或?qū)嶒灂r都應(yīng)該加以修改，使之更適合實際應(yīng)用，也更簡潔。這次EDA課程設(shè)計，使我更加的了解了EDA，VHDL語言和外部設(shè)備的接線。也讓我更加了解了EDA設(shè)計的流程和原理。</p&g

75、t;　　通過本次設(shè)計，讓我很好的鍛煉了理論聯(lián)系實際，與具體項目、課題相結(jié)合開發(fā)、設(shè)計產(chǎn)品的能力。既讓我們懂得了怎樣把理論應(yīng)用于實際，又讓我們懂得了在實踐中遇到的問題怎樣用理論去解決。　　在本次設(shè)計中，我們還需要一些上課時沒有牢固的知識，于是圖書館和INTERNET成了我們很好的助手。在查閱資料的過程中，我們要判斷優(yōu)劣、取舍相關(guān)知識，不知不覺中我們查閱資料的能力也得到了很好的

76、鍛煉。我們學(xué)習(xí)的知識是有限的，在以后的工作中我們肯定會遇到許多未知的領(lǐng)域，這方面的能力便會使我們受益非淺。　　在設(shè)計過程中，總是遇到這樣或那樣的問題。有時發(fā)現(xiàn)一個問題的時候，需要做大量的工作，花大量的時間才能解決。自然而然，我的耐心便在其中建立起來了。為以后的工作積累了經(jīng)驗，增強了信心。　　我認為，不僅僅是此次考查設(shè)計，在整個這學(xué)期的實驗中，不僅培養(yǎng)了獨

77、立思考、動手操作的能力，在各種其它能力上也都有了提高。更重要的是，在實驗課上，我們學(xué)會了很多學(xué)習(xí)的方法。而這是日后罪實用的，真的是受益匪淺。我已從中真正體會到了，做設(shè)計不是為順利完成而做，而是為了學(xué)會遇到問題懂得去解決而做。雖然實踐問題會遇到很多，每一次實驗其實真的可以讓人學(xué)到很多知識。只有自己懂得去總結(jié)，才能從中體會到收獲。　　四．參考文獻：</p&

78、gt;　　[1] 潘松VHDL實用教程[M] 成都電子科技大學(xué)出版社，2000 　　[2] 盧毅，賴杰VHDL與數(shù)字電路設(shè)計[M] 北京科學(xué)出版社，2001 [3] 徐志軍大規(guī)模可編程邏輯器件及其應(yīng)用[M] 成都電子科技大學(xué)出版社， 2004.2 &l

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