畢業(yè)論文-基于fpga通用數(shù)據(jù)采集測(cè)試系統(tǒng)的設(shè)計(jì)

1、<p><b>　　1 緒論</b></p><p>　　1.1 課題的研究背景及意義</p><p>　　隨著科學(xué)技術(shù)的迅猛發(fā)展，新技術(shù)革命將把人類由工業(yè)化社會(huì)推進(jìn)到信息化社 儲(chǔ)為主要內(nèi)容的數(shù)據(jù)采集測(cè)試技術(shù)，已形成了一門(mén)專門(mén)的技術(shù)科學(xué)。</p><p>　　數(shù)據(jù)采集系統(tǒng)是計(jì)算機(jī)、智能

2、儀器與外界物理世界聯(lián)系的橋梁，是獲取信息的重要途徑。數(shù)據(jù)采集技術(shù)是信息科學(xué)的重要分支，它不僅應(yīng)用在智能儀器中，而且在現(xiàn)代工業(yè)生產(chǎn)、國(guó)防軍事及科學(xué)研究等方面都得到廣泛應(yīng)用，無(wú)論是過(guò)程控制、狀態(tài)監(jiān)測(cè)，還是故障診斷、質(zhì)量檢測(cè)，都離不開(kāi)數(shù)據(jù)采集系統(tǒng)[1]。</p><p>　　數(shù)據(jù)采集的任務(wù)，具體地說(shuō)，就是采集傳感器輸出的模擬信號(hào)并轉(zhuǎn)換為計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，然后送入計(jì)算機(jī)或相應(yīng)的信號(hào)處理系統(tǒng)，根據(jù)不同需要進(jìn)行相應(yīng)的計(jì)

3、算和處理，得出所需要的數(shù)據(jù)。與此同時(shí)，將計(jì)算機(jī)得到的數(shù)據(jù)進(jìn)行顯示或打印，以便實(shí)現(xiàn)對(duì)某些物理量的監(jiān)視，其中的一部分?jǐn)?shù)據(jù)還將被控制生產(chǎn)過(guò)程中的計(jì)算機(jī)控制系統(tǒng)用來(lái)控制某些物理量。</p><p>　　存儲(chǔ)測(cè)試系統(tǒng)是一種數(shù)據(jù)采集系統(tǒng)(DAS)，包括數(shù)據(jù)采集記錄硬件和計(jì)算機(jī)數(shù)據(jù)分析處理軟件；一般情況下，將信息量化采集后先存入系統(tǒng)中的數(shù)據(jù)存儲(chǔ)器，等任務(wù)執(zhí)行完后再進(jìn)行事后的數(shù)據(jù)讀取和分析；數(shù)據(jù)采集記錄硬件部分在工作完成后進(jìn)行回

4、收，以便進(jìn)行數(shù)據(jù)回讀[2]。</p><p>　　一個(gè)大型的數(shù)據(jù)采集系統(tǒng)由以下幾個(gè)部分組成：數(shù)據(jù)采集、數(shù)據(jù)傳輸、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)處理、分析和顯示等。數(shù)據(jù)采集技術(shù)的發(fā)展離不開(kāi)傳感器和計(jì)算機(jī)控制技術(shù)。網(wǎng)絡(luò)化測(cè)量、采集和控制是其發(fā)展的必然趨勢(shì)。數(shù)據(jù)采集幾乎無(wú)孔不入，它已滲透到了地質(zhì)、醫(yī)藥器械、雷達(dá)、通訊、遙感遙測(cè)等各個(gè)領(lǐng)域，為我們更好的獲取信息提供了良好的基礎(chǔ)。</p><p>　　目前，數(shù)據(jù)采集

5、測(cè)試技術(shù)已經(jīng)在許多重大武器型號(hào)的研究、研制、生產(chǎn)、驗(yàn)收和使用中得到成功應(yīng)用，并取得了一系列重要科研成果。在航空、航天、機(jī)械、電子等多個(gè)領(lǐng)域，解決了過(guò)去無(wú)法解決的重大測(cè)試難題，顯示出了突出的優(yōu)越性。</p><p>　　1.2 課題的研究現(xiàn)狀及發(fā)展前景</p><p>　　近幾年，Internet網(wǎng)絡(luò)飛速發(fā)展，各式各樣的網(wǎng)概念個(gè)技術(shù)不斷涌現(xiàn)，如電子商務(wù)（B2B、B2C等）、對(duì)等網(wǎng)絡(luò)（P2P

6、）、Net、移動(dòng)電子商務(wù)、無(wú)所不在的電子計(jì)算等等，他們改變著人們的生活和工作，同時(shí)也深刻的影響著工業(yè)領(lǐng)域內(nèi)的各種采集、控制、監(jiān)控系統(tǒng)的結(jié)構(gòu)和功能。數(shù)據(jù)采集系統(tǒng)（Date Acquisition System,簡(jiǎn)稱DAS）目前在工業(yè)領(lǐng)域應(yīng)用非常廣泛，在工業(yè)領(lǐng)域存在大量遠(yuǎn)程數(shù)據(jù)采集系統(tǒng)，這些系統(tǒng)支持著工業(yè)領(lǐng)域，如電力、軍事、通信等各種生產(chǎn)的正常運(yùn)行。具體應(yīng)用如水、電、煤氣調(diào)度SCADA系統(tǒng)，電力變電站綜合自動(dòng)化系統(tǒng)等。在這些數(shù)據(jù)采集系統(tǒng)中

7、訪問(wèn)裝置數(shù)據(jù)源是必須的功能，數(shù)據(jù)采集系統(tǒng)是工業(yè)控制和監(jiān)控系統(tǒng)的核心和基礎(chǔ)。</p><p>　　數(shù)據(jù)采集技術(shù)是存儲(chǔ)測(cè)試技術(shù)的一個(gè)重要組成部分，是以傳感器、信號(hào)測(cè)量與處理、計(jì)算機(jī)等技術(shù)為基礎(chǔ)而形成的一門(mén)綜合應(yīng)用技術(shù)。它研究信息數(shù)據(jù)的采集、存儲(chǔ)、處理及控制等作業(yè)，具有很強(qiáng)的使用性。目前，數(shù)據(jù)采集技術(shù)已廣泛應(yīng)用于工業(yè)控制系統(tǒng)、數(shù)據(jù)采集系統(tǒng)、測(cè)自動(dòng)試系統(tǒng)、智能儀器儀表、遙感遙測(cè)、通訊設(shè)備、機(jī)器人、高檔家電等方面。可以預(yù)見(jiàn)

8、，隨著大規(guī)模集成電路技術(shù)與計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)據(jù)采集技術(shù)將在雷達(dá)、通信、水聲、遙感、地質(zhì)勘探、無(wú)損監(jiān)測(cè)、語(yǔ)音處理、智能儀器、工業(yè)自動(dòng)控制以及生物醫(yī)學(xué)工程眾多領(lǐng)域發(fā)揮更大的作用。特別是計(jì)算機(jī)的發(fā)展，網(wǎng)絡(luò)化可以更好地協(xié)調(diào)工作，增強(qiáng)系統(tǒng)的可靠性，勢(shì)必推動(dòng)數(shù)據(jù)采集在更加廣闊的領(lǐng)域應(yīng)用[3]。</p><p>　　1.3 課題的提出與要求 </p><p>　　現(xiàn)在，以PC作為平臺(tái)發(fā)展的數(shù)據(jù)

9、采集系統(tǒng)已成為當(dāng)前數(shù)據(jù)采集技術(shù)的重要發(fā)展方向。國(guó)外很多公司與廠商都投入巨資進(jìn)行數(shù)據(jù)采集系統(tǒng)的研制開(kāi)發(fā)與生產(chǎn)銷售，其中比較著名的有NEFF、IOTECH、NI、HP、TEK、ZONIC和VMIC等。他們不斷推出各種性能優(yōu)異、種類齊全的產(chǎn)品?，F(xiàn)在應(yīng)用比較廣泛的有這么幾類采集系統(tǒng)，ISA數(shù)據(jù)采集系統(tǒng)、PCI數(shù)據(jù)采集系統(tǒng)、SCXI數(shù)據(jù)采集系統(tǒng)、便攜式數(shù)據(jù)采集系統(tǒng)以及USB數(shù)據(jù)采集系統(tǒng)。</p><p>　　目前，雖然市場(chǎng)

10、上有很多不同類型的數(shù)據(jù)采集產(chǎn)品，但這類產(chǎn)品還存在諸如功能單一、通用性差、操作復(fù)雜，并且對(duì)測(cè)試環(huán)境要求較高等問(wèn)題，這些都限制了其具體應(yīng)用的范圍，這也迫使我們必須從實(shí)際出發(fā)，設(shè)計(jì)一套高速的、較為通用的系統(tǒng)，本課題正是基于這一背景下提出來(lái)的。</p><p>　　本課題的主要目的就是，設(shè)計(jì)一個(gè)數(shù)據(jù)采集測(cè)試系統(tǒng)，對(duì)被測(cè)參數(shù)進(jìn)行實(shí)時(shí)數(shù)據(jù)采集、存儲(chǔ)。該系統(tǒng)完成以下幾種信號(hào)的采集：</p><p>　　

11、1．六十四路模擬信號(hào)，電壓范圍0～5V</p><p>　　2．八路無(wú)源開(kāi)關(guān)量信號(hào)。 </p><p>　　3．一路數(shù)字脈沖信號(hào)，信號(hào)形式為T(mén)TL電平信號(hào)或低電平0V、高電平12V的脈沖信號(hào)。 </p><p>　　1.4 整體設(shè)計(jì)方案</p><p>　　根據(jù)被測(cè)參數(shù)要求，提出系統(tǒng)整體設(shè)計(jì)方案，其系統(tǒng)框圖如圖1. 1所示。

12、 </p><p>　　圖 1.1 整體設(shè)計(jì)方案</p><p>　　整個(gè)系統(tǒng)由信號(hào)采集模塊、存儲(chǔ)器模塊、中心控制模塊、接口電路以及其他</p><p>　　的外圍輔助電路組成。</p><p>　　信號(hào)采集模塊是存儲(chǔ)測(cè)試中的重要環(huán)節(jié)，關(guān)系著獲取信息的質(zhì)量和采集測(cè)試</p><p&g

13、t;　　的精度。模擬信號(hào)的采集電路通常由跟隨器、模擬開(kāi)關(guān)、A/D轉(zhuǎn)換器、緩沖器等部分組成。被采集的信號(hào)經(jīng)A/D轉(zhuǎn)換成數(shù)字信號(hào)后存入存儲(chǔ)器。電路的整個(gè)時(shí)序由邏輯控制模塊協(xié)調(diào)控制。數(shù)字量和開(kāi)關(guān)量的采集電路同樣是在主控制模塊的控制下進(jìn)行的。</p><p>　　主控制模塊由FPGA及其外圍電路組成。FPGA是控制模塊的核心部分。主要完</p><p>　　成A/D轉(zhuǎn)換器的時(shí)鐘選取、數(shù)據(jù)的存儲(chǔ)計(jì)算

14、以及相應(yīng)的控制邏輯、實(shí)現(xiàn)與PC機(jī)的通信等控制任務(wù)。</p><p>　　微型計(jì)算機(jī)與I/O設(shè)備的接口按照傳輸數(shù)據(jù)方式的不同，可分為并行接口和串行口兩種。前者使傳輸數(shù)據(jù)的各位同時(shí)在總線上傳輸，后者則使數(shù)據(jù)一位一位的傳輸。并行傳輸又有字并行和字節(jié)并行之分，并行接口一般實(shí)現(xiàn)的是字節(jié)并行傳輸。本課題采用并口傳輸方式。</p><p>　　存儲(chǔ)器模塊在系統(tǒng)中主要完成數(shù)字信息的存儲(chǔ)。</p>

15、;<p><b>　　2 系統(tǒng)硬件設(shè)計(jì)</b></p><p>　　2.1 系統(tǒng)的整體結(jié)構(gòu) </p><p>　　系統(tǒng)的整體結(jié)構(gòu)如圖2.1所示：</p><p>　　圖 2.1 系統(tǒng)的整體結(jié)構(gòu)圖</p><p>　　2.2 模擬信號(hào)采集通道的設(shè)計(jì)</p><p>　　存儲(chǔ)測(cè)試

16、系統(tǒng)常常需要多通道同時(shí)采集。在此情況下，若是在每個(gè)通道都設(shè)置一套模擬傳輸及量化器，是不經(jīng)濟(jì)的，有時(shí)也是不必要的，特別在有限的體積內(nèi)有時(shí)甚至是不可能的，因此，本系統(tǒng)要根據(jù)被測(cè)信號(hào)的特點(diǎn)與測(cè)試要求，模擬信號(hào)采集通道采用多路轉(zhuǎn)換器，用最簡(jiǎn)單的硬件電路完成多路信號(hào)的存儲(chǔ)測(cè)試。模擬信號(hào)采集通道的框圖如圖2.2所示：</p><p>　　圖 2.2 模擬信號(hào)采集通道圖</p><p>　　在本系統(tǒng)中

17、，模擬輸入信號(hào)的電壓范圍是0～5V。本課題采用LM324運(yùn)算放大器作為電壓跟隨器，用來(lái)穩(wěn)定輸入信號(hào)，增加AD9221的輸入阻抗。</p><p>　　LM324是四運(yùn)放集成電路，它采用14腳雙列直插塑料封裝。內(nèi)部包含四組形式完全相同的運(yùn)算放大器，除電源共用外，四組運(yùn)放相互獨(dú)立。LM324四運(yùn)放電路具有電源電壓范圍寬，靜態(tài)功耗小，可單電源使用，價(jià)格低廉等優(yōu)點(diǎn)，因此被廣泛應(yīng)用在各種電路中。</p>&l

18、t;p>　　在本系統(tǒng)中，考慮到模擬輸入信號(hào)有64路，所以采用模擬開(kāi)關(guān)來(lái)實(shí)現(xiàn)數(shù)據(jù)的傳輸是很有必要的。</p><p>　　2.3 數(shù)字信號(hào)采集通道的設(shè)計(jì)</p><p>　　1路數(shù)字信號(hào)，由于輸入是TTL電平信號(hào)或低電平0V、高電平12V的脈沖信號(hào)。所以數(shù)字信號(hào)必須經(jīng)過(guò)電平調(diào)整處理，才能夠存入存儲(chǔ)器（存儲(chǔ)器輸入電壓為3.3V，后面會(huì)有介紹）。下面是一個(gè)調(diào)壓電路:</p>

19、<p>　　D1是一個(gè)3.3V的穩(wěn)壓管，如果輸入電壓大于3.3V，則將AS1輸出電壓鉗制在3.3V，起到了調(diào)壓的作用。如果是低于3.3V，那么電壓將不改變。</p><p>　　圖2.3 調(diào)壓電路</p><p>　　2.4 開(kāi)關(guān)量采集通道的設(shè)計(jì)</p><p>　　開(kāi)關(guān)信號(hào)分為有源和無(wú)源兩種，開(kāi)關(guān)信號(hào)需要經(jīng)過(guò)隔離和驅(qū)動(dòng)才能與執(zhí)行機(jī)構(gòu)</p&g

20、t;<p>　　相連接。造成執(zhí)行機(jī)構(gòu)的誤動(dòng)作。開(kāi)關(guān)量隔離的目的在于直接電氣聯(lián)系，以防地電位差、外界電磁場(chǎng)等干擾因素。在本設(shè)計(jì)中，采用光電耦合器件作為隔離器件，74HC14作為驅(qū)動(dòng)器件</p><p>　　2.4.1 開(kāi)關(guān)量隔離電路的設(shè)計(jì)</p><p>　　光電耦合器件是以光為媒介傳輸信號(hào)的電路，如圖2.4所示。發(fā)光二極管和光敏三極管封裝在同一個(gè)管殼內(nèi)，發(fā)光二極管的作用是將

21、電信號(hào)轉(zhuǎn)變?yōu)楣庑盘?hào)，光敏三極管接受光信號(hào)再將它轉(zhuǎn)變?yōu)殡娦盘?hào)。</p><p>　　光電耦合器件的特點(diǎn)是：輸出信號(hào)與輸入信號(hào)在電氣上完全隔離，抗干擾能力強(qiáng)，隔離電壓可達(dá)千伏以上。無(wú)觸點(diǎn)，壽命長(zhǎng)，可靠性高。響應(yīng)速度快，易于TTL電路配合使用。</p><p>　　圖2.4 開(kāi)關(guān)量隔離電路</p><p>　　圖2.4電路的工作過(guò)程如下：當(dāng)輸入為低電平時(shí)，流過(guò)發(fā)光二極管

22、的電流為零，光敏三極管截止，輸出為高電平。當(dāng)輸入為高電平時(shí)，電流經(jīng)R71流經(jīng)發(fā)光二極管使其發(fā)光，光信號(hào)的作用于光敏三極管，使其飽和導(dǎo)通，輸出為低電平。所以光電耦合器件兼有反相及電平轉(zhuǎn)換的作用。R71為限流電阻，其阻值決定了發(fā)光二極管的導(dǎo)通電流，此電流一般選為數(shù)毫安。R72的取值要保證輸出的高、低電平要求。光電耦合器件的一個(gè)重要參數(shù)是電流傳輸比CTR，當(dāng)輸入為高電平時(shí)，須使R72＞+V/（CTR*輸入電流）才能保證輸出為低電平。如果R72

23、選的太大，則輸出電壓帶動(dòng)拉電流負(fù)載的能力減弱，光敏三極管的暗電流也會(huì)對(duì)輸出高電平造成不利影響。因此，需要綜合各方面的因素來(lái)確定R72的阻值。</p><p>　　2.4.2 開(kāi)關(guān)量驅(qū)動(dòng)電路的設(shè)計(jì)</p><p>　　開(kāi)關(guān)量驅(qū)動(dòng)電路采用TTL三態(tài)門(mén)緩沖器，本設(shè)計(jì)采用74HC14，它的驅(qū)動(dòng)能力要高于一般的TTL電路，如圖2.5所示。74HC14是六芯片集成電路，內(nèi)部包含六組形式完全相同的反相

24、器，除電源共用外，六組反相器相互獨(dú)立。</p><p>　　74HC14 是施密特輸入反相器芯片, 輸入電平從低到高的翻轉(zhuǎn)電平高于從高到低的翻轉(zhuǎn)電平, 使輸入緩慢變化或不太規(guī)則變化的邊沿整形成陡峭的邊沿. 施密特輸入只是使得上跳沿和下降沿變得比原始輸入信號(hào)的上升和下降更加陡峭一些，也就是在數(shù)字電路起整形作用。</p><p>　　圖2.5 開(kāi)關(guān)量驅(qū)動(dòng)電路</p><p

25、>　　2.5 模擬開(kāi)關(guān)的選擇</p><p>　　模擬開(kāi)關(guān)是數(shù)據(jù)采集系統(tǒng)中的主要器件之一，它的作用是切換各路輸入信號(hào)。在測(cè)控系統(tǒng)中，被測(cè)物理量通常是幾個(gè)或幾十個(gè)。為了降低成本和減小體積，系統(tǒng)中通常使用公共的采樣保持器、放大器及A/D轉(zhuǎn)換等器件，因此需要使用多路開(kāi)關(guān)輪流把各路被測(cè)信號(hào)分時(shí)地與這些公用器件接通。</p><p>　　多路開(kāi)關(guān)有機(jī)械觸點(diǎn)式開(kāi)關(guān)和半導(dǎo)體模擬開(kāi)關(guān)。機(jī)械觸點(diǎn)式開(kāi)

26、關(guān)中最常用的是干簧繼電器，它的導(dǎo)通電阻小，但切換速度慢。集成模擬電子開(kāi)關(guān)的體積小，切換速率快，無(wú)抖動(dòng)，耗電小，工作可靠，容易控制。它的缺點(diǎn)是導(dǎo)通電阻較大，輸入電壓電流容量有限，動(dòng)態(tài)范圍小。在較低頻段上（f<10MHz）的集成模擬電子開(kāi)關(guān)，通常采用CMOS工藝制成；而在較高頻段上（f>10MHz）則采用雙極型晶體管工藝技術(shù)。集成模擬電子開(kāi)關(guān)在測(cè)控技術(shù)中得到廣泛應(yīng)用。</p><p>　　在設(shè)計(jì)中往往要用

27、到模擬開(kāi)關(guān)，對(duì)于不同的用途需要選擇不同的模擬開(kāi)關(guān)。在選擇時(shí)要考慮以下參數(shù):</p><p><b>　　1、通道數(shù)量</b></p><p>　　通道數(shù)量對(duì)傳輸?shù)谋粶y(cè)信號(hào)的精度和切換速度有直接的影響，因?yàn)橥ǖ罃?shù)目越多，寄生電容和泄露電流通常也越大，特別是在使用集成模擬開(kāi)關(guān)時(shí)，雖然只有其中一路導(dǎo)通，但由于其他模擬開(kāi)關(guān)斷開(kāi)時(shí)（此時(shí)處于高阻狀態(tài)）仍存在漏電流，從而也要對(duì)導(dǎo)通

28、的那一路開(kāi)關(guān)產(chǎn)生影響：通道越多，漏電流越大，通道間的干擾也越多。</p><p><b>　　2、導(dǎo)通電阻</b></p><p>　　理想的多路開(kāi)關(guān)其導(dǎo)通電阻應(yīng)為零，斷開(kāi)電阻應(yīng)為無(wú)窮大，但是實(shí)際中的模擬開(kāi)關(guān)無(wú)法達(dá)到這個(gè)要求。模擬開(kāi)關(guān)的導(dǎo)通電阻會(huì)使信號(hào)電壓產(chǎn)生跌落，尤其是和低阻抗器件串聯(lián)使用的時(shí)候，因此需要考慮開(kāi)關(guān)電阻。希望導(dǎo)通電阻盡量小。</p>&l

29、t;p><b>　　3、開(kāi)關(guān)時(shí)間</b></p><p>　　由于模擬開(kāi)關(guān)器件中有導(dǎo)通電阻并有寄生電容，這樣就會(huì)產(chǎn)生一定的導(dǎo)通和關(guān)斷時(shí)間，通常希望器件具有短的開(kāi)關(guān)時(shí)間。</p><p><b>　　4、泄漏電流</b></p><p>　　指開(kāi)關(guān)斷開(kāi)時(shí)的泄漏電流。如果信號(hào)源內(nèi)阻很大，傳輸?shù)氖请娏髁浚藭r(shí)就更需要考慮它

30、的泄漏電流，一般希望泄漏電流越小越好。另外根據(jù)系統(tǒng)實(shí)際需要，還要考慮開(kāi)關(guān)的數(shù)量、種類(幾選一、邏輯控制等)。</p><p><b>　　5、切換速度</b></p><p>　　對(duì)于傳輸快速變化的場(chǎng)合，就要求多路開(kāi)關(guān)的切換速度高，當(dāng)然也要考慮后一段的采樣保持和A/D的速度，從而以最優(yōu)的性價(jià)比來(lái)選取多路開(kāi)關(guān)的切換速度[4]。</p><p>　

31、　作為多路選擇開(kāi)關(guān)，需要多通道快速循環(huán)采集。本系統(tǒng)選擇了開(kāi)關(guān)速度比較快、泄漏比較小、16選1的模擬選擇開(kāi)關(guān)ADG506。 AD0506電壓范圍寬、功耗低、泄漏小。其主要的參數(shù)為：</p><p>　　低泄漏：20pA(典型值)</p><p>　　較低的導(dǎo)通電阻 ：200</p><p>　　較高的開(kāi)關(guān)速度: 導(dǎo)通200ns、 關(guān)閉200ns</p>

32、<p>　　圖2.6為ADG508在系統(tǒng)中的應(yīng)用。當(dāng)A6=1時(shí)，ADG506開(kāi)始工作，隨著A1、A2、A3和A4的變化，16個(gè)通道輪流進(jìn)行數(shù)據(jù)采集。A1、A2、A3、A4、A6由FPGA提供。當(dāng)A6=1時(shí)，ADG506停止工作，數(shù)據(jù)采集結(jié)束。</p><p>　　圖 2.6 ADG506在系統(tǒng)中的應(yīng)用</p><p>　　2.6 A/D轉(zhuǎn)換器的選擇</p>&l

33、t;p>　　隨著超大規(guī)模集成電路技術(shù)的飛速發(fā)展和計(jì)算技術(shù)在工業(yè)領(lǐng)域的廣泛用，A/D</p><p>　　轉(zhuǎn)換器的新設(shè)計(jì)思想和制造技術(shù)層出不窮。為滿足各種不同的檢測(cè)和控制任務(wù)的需要，大量結(jié)構(gòu)不同、性能各異的A/D轉(zhuǎn)換電路應(yīng)運(yùn)而生。有傳統(tǒng)的并行型、逐次逼</p><p>　　近型、積分型，也有近年來(lái)新發(fā)展起來(lái)的∑一△型和流水線型等，各種類型的ADC各有其優(yōu)缺點(diǎn)，可滿足不同的要求。<

34、/p><p>　　2.6.1 模數(shù)轉(zhuǎn)換器的分類及其特點(diǎn)</p><p>　　目前，模數(shù)轉(zhuǎn)換集成電路主要有以下幾種類型：</p><p><b>　　1、并行比較ADC</b></p><p>　　并行比較ADC是現(xiàn)今速度最快的模/數(shù)轉(zhuǎn)換器，通常稱為“閃爍式"ADC。它由電阻分壓器、比較器、緩沖器及編碼器四部分組成

35、。這種結(jié)構(gòu)ADC的所有位同時(shí)轉(zhuǎn)換，其轉(zhuǎn)換時(shí)間主要取決于比較器的開(kāi)關(guān)逮度、編碼器的傳輸時(shí)間延遲等。增加輸出位數(shù)對(duì)轉(zhuǎn)換時(shí)間的影響較小，但隨著分辨率的提高，需要高密度的模擬設(shè)計(jì)，以實(shí)現(xiàn)轉(zhuǎn)換所需的大量精密分壓電阻和比較器電路。例如，N位ADC需要2n個(gè)精密電阻和2(n-1)個(gè)并聯(lián)比較器。這類ADC的優(yōu)點(diǎn)是:模數(shù)轉(zhuǎn)換速度高；缺點(diǎn)是分辨率不高，功耗大，成本高。</p><p><b>　　2、逐次逼近型</b

36、></p><p>　　逐次逼近型ADC是應(yīng)用非常廣泛的模/數(shù)轉(zhuǎn)換方法，它由比較器、DIA轉(zhuǎn)換器、比較寄存器、時(shí)鐘發(fā)生器以及控制邏輯電路組成。它將采樣輸入信號(hào)與已知電壓不斷進(jìn)行比較，然后轉(zhuǎn)換成二進(jìn)制數(shù)。主要通過(guò)二分探索法求得一數(shù)字碼，使其對(duì)應(yīng)的電壓最接近于輸入電壓。這一類型ADC的優(yōu)點(diǎn):轉(zhuǎn)換速率比較高，采樣速率可達(dá)1 MSPS；與其它ADC相比，功耗相當(dāng)?shù)?；轉(zhuǎn)換精度也比較高。在高精度、快速A/D變換中應(yīng)用最

37、為廣泛。</p><p><b>　　3、積分型ADC</b></p><p>　　前面所講到的并行比較ADC和逐次逼近型ADC均屬于直接轉(zhuǎn)換ADC,而積分型和后面所講的壓頻變換型ADC則屬于間接ADC。積分型ADC又稱為雙斜式ADC。它的基本原理是通過(guò)兩次積分將輸入的模擬電壓轉(zhuǎn)換成與其平均值成正比的時(shí)間間隔。與此同時(shí)，在此時(shí)間間隔內(nèi)利用計(jì)數(shù)器對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，根據(jù)

38、時(shí)間間隔的值計(jì)算出模擬電壓的值，從而實(shí)現(xiàn)A/D轉(zhuǎn)換。積分型ADC的轉(zhuǎn)換精度只取決于參考電壓，因此容易提高它的精度。這類ADC主要應(yīng)用于低速、精密測(cè)量等領(lǐng)域。其優(yōu)點(diǎn)是:分辨率高、功耗低、成本低。缺點(diǎn)是:轉(zhuǎn)換速率低，轉(zhuǎn)換速率在12位時(shí)為100～300SPS.</p><p>　　4、壓頻變換型ADC</p><p>　　壓頻變換型ADC是先將輸入模擬信號(hào)的電壓轉(zhuǎn)換成頻率與其成正比的脈沖信號(hào)，然

39、后在固定的時(shí)間間隔內(nèi)對(duì)此脈沖信號(hào)進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)果正比于輸入模擬電壓信號(hào)的數(shù)字量。從理論上講，這種ADC的分辨率可以無(wú)限增加，只要采樣時(shí)間足夠長(zhǎng)，即滿足輸出頻率分辨率要求的累積脈沖個(gè)數(shù)的寬度。其優(yōu)點(diǎn)是:精度高、價(jià)格低、功耗低。缺點(diǎn)是:類似于積分型ADC,其轉(zhuǎn)換速率受到限制，12位時(shí)為100～300SPS。</p><p>　　5、∑--△型ADC</p><p>　　與一般的ADC不同，∑

40、--△型ADC不是直接根據(jù)抽樣數(shù)據(jù)的每一個(gè)樣值的大小進(jìn)行量化編碼，而是根據(jù)前一量值與后一量值的差值即所謂的增量的大小來(lái)進(jìn)行量化編碼?！?-△型ADC由兩部分組成，第一部分為模擬∑--△調(diào)制器，第二部分為數(shù)字抽取濾波器。由于∑--△具有極高的抽樣速率，通常比奈奎斯特抽樣頻率高出許多倍，因此∑--△轉(zhuǎn)換器又稱為過(guò)抽樣轉(zhuǎn)換器A/D。這一技術(shù)的優(yōu)點(diǎn):分辨率可高達(dá)24位，比積分型及壓頻變換型ADC的轉(zhuǎn)換速率高，可實(shí)現(xiàn)低價(jià)格、高分辨率的數(shù)據(jù)采集。缺

41、點(diǎn):當(dāng)高速轉(zhuǎn)換時(shí)，需要高階調(diào)制器，在轉(zhuǎn)換速率相同的條件下，比積分型和逐次逼近型ADC的功耗高。</p><p><b>　　6、流水線型ADC</b></p><p>　　流水線型ADC (pipeline)又稱為子區(qū)式ADC，它由若干級(jí)級(jí)聯(lián)電路組成，每一級(jí)包括一個(gè)采樣/保持放大器、一個(gè)低分辨率的ADC和DAC以及一個(gè)求和電路，其中求和電路還包括可提供增益的級(jí)間放大器

42、?？焖倬_的n位轉(zhuǎn)換器分成兩段以上的子區(qū)(流水線)來(lái)完成。流水線ADC不但簡(jiǎn)化了電路設(shè)計(jì)，還具有如下優(yōu)點(diǎn):每一級(jí)的冗余位優(yōu)化了重疊誤差的糾正，具有良好的線性和低失調(diào)性；每一級(jí)具有獨(dú)立的采樣/保持放大器，前一級(jí)電路的采樣/保持可以釋放出來(lái)用于處理下一次采樣，因此允許流水線各級(jí)同時(shí)對(duì)多個(gè)采樣進(jìn)行處理，從而提高了信號(hào)的處理速度，多級(jí)轉(zhuǎn)換提高了ADC的分辨率。由此可見(jiàn)這種類型的ADC不僅轉(zhuǎn)換速度較高，而且分辨率也比較高[5]。</p>

43、;<p>　　2.6.2 模數(shù)轉(zhuǎn)換器的主要參數(shù)</p><p>　　無(wú)論我們選擇那種A/D轉(zhuǎn)換器，都必須考慮以下幾個(gè)主要性能指標(biāo):</p><p>　　1、分辨率(resolution):</p><p>　　分辨率表示A/D轉(zhuǎn)換器輸出數(shù)字量變化一個(gè)相鄰數(shù)碼，所需輸入模擬電壓的變化量。其值定義為滿刻度電壓與2N之比，其中N為ADC的位數(shù)。例如設(shè)A/D

44、轉(zhuǎn)換器的位數(shù)為n，滿量程電壓為FSR，則A/D轉(zhuǎn)換器的分辨率定義為:分辨率=FSR/2N。另外可以用百分?jǐn)?shù)來(lái)表示分辨率，此時(shí)的分辨率成為相對(duì)分辨率。公式為: 相對(duì)分辨率=分辨率/FSR·100%。例如一個(gè)滿量程電壓為10V的12位A/D轉(zhuǎn)換器，能夠分辨模擬輸入電壓變化的最小值為2.44mV，相對(duì)分辨率為:0.0244%.</p><p>　　2、量程:量程就是指轉(zhuǎn)換器所能轉(zhuǎn)換模擬信號(hào)的電壓范圍。<

45、/p><p><b>　　3、絕對(duì)誤差：</b></p><p>　　絕對(duì)誤差定義為對(duì)應(yīng)于輸出數(shù)碼的實(shí)際模擬輸入電壓與理想模擬輸入電壓之差。絕對(duì)誤差一般在±1/2LSB范圍內(nèi)。絕對(duì)誤差包括增益誤差、偏移誤差、非線性誤差，也包括量化誤差。</p><p><b>　　4、量化誤差:</b></p><

46、;p>　　量化誤差是由ADC的有限分辨率引起的誤差。在ADC的轉(zhuǎn)移特性曲線中，不計(jì)其它誤差的情況下，一個(gè)分辨率有限的ADC的階梯狀轉(zhuǎn)移特性曲線與具有無(wú)限分辨率的ADC轉(zhuǎn)移特性曲線最大偏差，稱之為量化誤差。</p><p><b>　　5、偏移誤差:</b></p><p>　　偏移誤差是指最低有效位為“1”狀態(tài)時(shí)的實(shí)際輸入電壓與理論輸入電壓之差，這一差值電壓稱作

47、偏移電壓，一般以滿量程電壓值的百分?jǐn)?shù)表示。</p><p><b>　　6、轉(zhuǎn)換速率:</b></p><p>　　轉(zhuǎn)換速率是指能夠重復(fù)進(jìn)行數(shù)據(jù)轉(zhuǎn)換的速度，即每秒鐘轉(zhuǎn)換的次數(shù)。[11]</p><p>　　本系統(tǒng)中，A/D轉(zhuǎn)換器選用了AD9221。 AD9221是一種低功耗、12位分辨率、1.5M最高轉(zhuǎn)換速率的A/D轉(zhuǎn)換器。該轉(zhuǎn)換器內(nèi)部包含有1

48、2位的量化器、寬帶采樣保持電路、可編程電壓基準(zhǔn)源，采用單電源+5V供電，可以根據(jù)用戶配置，信號(hào)以單端方式輸入或是以差分方式輸入。輸出為并行接口，兼容TTL電平。由圖2.5可以看出，AD9220屬于子區(qū)式模/數(shù)轉(zhuǎn)換器結(jié)構(gòu)，并且采用了數(shù)字校正技術(shù)，AD公司稱之為多級(jí)差分管線結(jié)構(gòu)(Multistage differential pipeline architecture)。由于采用了這樣的結(jié)構(gòu)，AD9220可以在1.5Msps時(shí)提供11.3為

49、有效位數(shù)(ENOBS)，信號(hào)/(噪聲+失真)比為70dB[6]。</p><p>　　圖2.7 AD9221內(nèi)部結(jié)構(gòu)圖</p><p>　　2.6.3 AD9221在系統(tǒng)中的應(yīng)用</p><p>　　模擬信號(hào)從數(shù)據(jù)輸入端VINA輸入，經(jīng)過(guò)模數(shù)轉(zhuǎn)換，輸出12位的數(shù)字信號(hào)。</p><p>　　圖2.6為AD9221的通用接法。圖中AIN是經(jīng)

50、調(diào)整過(guò)的模擬信號(hào)，AD9221采用單通道輸入，信號(hào)從VINA端輸入。AD9221的時(shí)鐘端CLK由FPGA控制提供。</p><p>　　圖2.8 AD9221在系統(tǒng)中的應(yīng)用</p><p>　　2.7 中心控制模塊的設(shè)計(jì)</p><p>　　中心控制模塊由FPGA及其外圍電路組成，主要用來(lái)對(duì)整個(gè)電路的時(shí)鐘信號(hào)進(jìn)行控制，保證數(shù)據(jù)的正確存入與讀出。其結(jié)構(gòu)框圖如圖2.

51、7所示</p><p>　　圖2.9 中心控制模塊的結(jié)構(gòu)框圖</p><p>　　現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是近十年加入到用戶可編程技術(shù)行列中的器件。它由邏輯功能塊排列成陣列組成，并由可編程的內(nèi)部連線連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)，可編程門(mén)陣列在器件的選擇和內(nèi)部的互連上提供了更大的自由度。FPGA 可以達(dá)到比PLD 更高的集成度，但具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。PLD 與FPGA

52、 之間的主要差別是PLD 通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)進(jìn)行編程，而FPGA 是通過(guò)修改一根或多根分隔宏單元的基本功能塊的內(nèi)連線的布線來(lái)進(jìn)行編程。因此，F(xiàn)PGA 既有門(mén)陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性，而且它更接近PCB 的設(shè)計(jì)模式。采用FPGA 的優(yōu)點(diǎn)是：在實(shí)現(xiàn)系統(tǒng)小型化、集成化和高可靠性的同時(shí)，減少了風(fēng)險(xiǎn)，降低了成本，縮短了周期[7]。</p><p>　　FPGA 的開(kāi)發(fā)可

53、以用硬件描述語(yǔ)言（HDL）編程，然后在開(kāi)發(fā)平臺(tái)上進(jìn)行驗(yàn)證，最后由EDA 工具自動(dòng)實(shí)現(xiàn)設(shè)計(jì)；也可以在開(kāi)發(fā)平臺(tái)中用原理圖的設(shè)計(jì)方式，像PCB 設(shè)計(jì)方式一樣的設(shè)計(jì)FPGA 芯片中的硬件電路。</p><p>　　本設(shè)計(jì)中，采用Xilinx 公司生產(chǎn)的Spartan XCS05系列的芯片XC2S50作為CPU，XC18V01_PC20 作為EPROM，TPS70358作為供電芯片，詳細(xì)介紹見(jiàn)第三章。</p>

54、<p>　　2.8 存儲(chǔ)器模塊的設(shè)計(jì)</p><p>　　FLASH MEMORY（閃速存儲(chǔ)器）是一類非易失性存儲(chǔ)器NVM（Non Volatile Memory） 即使在供電電源關(guān)閉后仍能保持片內(nèi)信息；而諸如DRAM、SRAM 這類易失性存儲(chǔ)器，當(dāng)供電電源關(guān)閉時(shí)片內(nèi)信息隨即丟失。FLASH MEMORY集其它類非易失性存儲(chǔ)器的特點(diǎn)：與EPROM相比較，閃速存儲(chǔ)器具有明顯的優(yōu)勢(shì)—在系統(tǒng)電可擦除和可重

55、復(fù)編程而不需要特殊的高電壓（某些第一代閃速存儲(chǔ)器也要求高電壓來(lái)完成擦除或編程操作）；與EEPROM相比較，閃速存儲(chǔ)器具有成本低密度大的特點(diǎn)。其獨(dú)特的性能使其廣泛的運(yùn)用與各個(gè)領(lǐng)域，包括嵌入式系統(tǒng)，如PC及外設(shè)、電信交換機(jī)、蜂窩電話、網(wǎng)絡(luò)互連設(shè)備、儀器儀表和汽車器件，同時(shí)還包括新興的語(yǔ)音、圖像、數(shù)據(jù)存儲(chǔ)類產(chǎn)品，如數(shù)字相機(jī)、數(shù)字錄音機(jī)和個(gè)人數(shù)字助理（PDA）[8]。</p><p>　　本系統(tǒng)采用存儲(chǔ)芯片K9F1G08

56、來(lái)進(jìn)行數(shù)據(jù)的存儲(chǔ)。K9F1G08是一種容量為128M×8Bit的FLASH存儲(chǔ)器，采用NAND閃存技術(shù)工藝完成。具有不揮發(fā)、低功耗、擦寫(xiě)速度快等特點(diǎn)，并且在掉電后信息不丟失，采用單電源3.3V供電。</p><p>　　2.8.1 FLASH MEMORY 的分類及比較</p><p>　　在1984年，東芝公司的發(fā)明人Fujio Masuoka 首先提出了快速閃存存儲(chǔ)器(此處簡(jiǎn)

57、稱閃存)的概念。與傳統(tǒng)電腦內(nèi)存不同，閃存的特點(diǎn)是非易失性(也就是所存儲(chǔ)的數(shù)據(jù)在主機(jī)掉電后不會(huì)丟失)，其記錄速度也非?？?。目前市場(chǎng)上的flash從結(jié)構(gòu)上大體可以分為AND、NAND、NOR等幾種。</p><p>　　Intel是世界上第一個(gè)生產(chǎn)閃存并將其投放市場(chǎng)的公司。1988年，公司推出了一款256K bit閃存芯片。它如同鞋盒一樣大小，并被內(nèi)嵌于一個(gè)錄音機(jī)里。后來(lái)，Intel發(fā)明的這類閃存被統(tǒng)稱為NOR閃存。

58、它結(jié)合EPROM(可擦除可編程只讀存儲(chǔ)器)和EEPROM(電可擦除可編程只讀存儲(chǔ)器)兩項(xiàng)技術(shù)，并擁有一個(gè)SRAM接口。 </p><p>　　第二種閃存稱為NAND閃存。它由日立公司于1989年研制，并被認(rèn)為是NOR閃存的理想替代者。NAND閃存的寫(xiě)周期比NOR閃存短十倍，它的保存與刪除處理的速度也相對(duì)較快。NAND的存儲(chǔ)單元只有NOR的一半，在更小的存儲(chǔ)空間中NAND獲得了更好的性能。鑒于NAND出色的表現(xiàn)，

59、它常常被應(yīng)用于諸如CompactFlash、SmartMedia、 SD、 MMC、 XD、 and PC cards、USB sticks等存儲(chǔ)卡上。二十多年的發(fā)展過(guò)程中，F(xiàn)lash Memory技術(shù)經(jīng)過(guò)了多次變革和發(fā)展。但其變化的總體趨勢(shì)一直都是：存儲(chǔ)容量越來(lái)越大、數(shù)據(jù)讀寫(xiě)速度越來(lái)越快、性能價(jià)格比越來(lái)越高。</p><p>　　第三種是AND 閃存。AND 技術(shù)是Hitachi 公司的專利技術(shù)。Hitachi

60、和 Mitsubishi共同支持AND技術(shù)的FLASH MEMORY。AND技術(shù)與NAND 一樣采用“大多數(shù)完好的存儲(chǔ)器”概念，目前，在數(shù)據(jù)和文檔存儲(chǔ)領(lǐng)域中是另一種占重要地位的閃速存儲(chǔ)器技術(shù)。該公司生產(chǎn)的芯片尺寸更小、存儲(chǔ)容量更大、功耗更低，一般用于智能電話、個(gè)人數(shù)字助理、掌上電腦、數(shù)字相機(jī)、便攜式攝像機(jī)、便攜式音樂(lè)播放機(jī)等。</p><p>　　NOR結(jié)構(gòu)的特點(diǎn)為相對(duì)電壓低、隨機(jī)讀取快、功耗低、穩(wěn)定性高，而NA

61、ND和AND的特點(diǎn)為容量大、回寫(xiě)速度快、芯片面積小，且可在芯片內(nèi)執(zhí)行（XIP，eXecute In Place），這樣應(yīng)該程序可以直接在flash內(nèi)存內(nèi)運(yùn)行，不必再把代碼讀到系統(tǒng)RAM中?，F(xiàn)在，NOR和NAND FLASH的應(yīng)用最為廣泛，在CompactFlash、Secure Digital、PC Cards、MMC存儲(chǔ)卡以及USB閃盤(pán)存儲(chǔ)器市場(chǎng)都占用較大的份額。</p><p>　　NAND結(jié)構(gòu)能提供極高的單

62、元密度，并且寫(xiě)入和擦除的速度也很快，是高數(shù)據(jù)存儲(chǔ)密度的最佳選擇。</p><p>　　NOR和NAND兩種結(jié)構(gòu)性能上的異同步如下：</p><p>　　● NOR的讀速度比NAND稍快一些。</p><p>　　● NAND的寫(xiě)入速度比NOR快很多。</p><p>　　● NAND的擦除速度遠(yuǎn)比NOR快。</p><p&

63、gt;　　● NAND的擦除單元更小，相應(yīng)的擦除電路也更加簡(jiǎn)單。</p><p>　　● NAND閃存中每個(gè)塊的最大擦寫(xiě)次數(shù)量約萬(wàn)次，而NOR的擦寫(xiě)次數(shù)是十萬(wàn)次。</p><p>　　此外，NAND的實(shí)際應(yīng)用方式要比NOR復(fù)雜得多。NOR可以直接使用，并在上面直接運(yùn)行代碼。而NAND需要I/O接口，因此使用時(shí)需要驅(qū)動(dòng)程序。不過(guò)當(dāng)今流行的操作系統(tǒng)對(duì)NAND Flash都有支持，如風(fēng)河（擁有V

64、xWorks系統(tǒng)）、微軟（擁有WinCE系統(tǒng)）等公司都采用了TrueFFS驅(qū)動(dòng)，此外，Linux內(nèi)核也提供了對(duì)NAND Flash的支持[9]。</p><p>　　2.8.2 K9F1G08管腳描述</p><p>　　CLE：命令鎖存使能。其為高時(shí)，命令通過(guò)I/O口線在WE信號(hào)的上升沿被鎖入命令寄存器。</p><p>　　ALE：地址鎖存使能。當(dāng)其為高時(shí)，地

65、址在WE信號(hào)的上升沿被鎖入地址寄存器；當(dāng)其為低時(shí)，鎖定輸入數(shù)據(jù)。</p><p>　　CE：片使能。讀操作期間，CE變高，器件轉(zhuǎn)入standby模式；編程或擦除期間，器件處于忙狀態(tài)時(shí)，CE高將被忽略。</p><p>　　WE：寫(xiě)使能。命令、地址和數(shù)據(jù)在WE信號(hào)的上升沿被鎖定。</p><p>　　RE：讀使能。下降沿有效。WP：寫(xiě)保護(hù)。在電源電壓過(guò)渡期間，使WP為

66、低電平時(shí)，可產(chǎn)生寫(xiě)/擦除保護(hù)。</p><p>　　R/B：操作狀態(tài)指示。為低電平時(shí)，指示正在編程或讀操作中，操作結(jié)束后變成高，開(kāi)路輸出。</p><p>　　I/O口：（I/O0～I(xiàn)/O7）三態(tài)。輸入命令、地址和數(shù)據(jù)以及讀操作時(shí)輸出數(shù)據(jù)。</p><p>　　2.8.3 K9F1G08內(nèi)部結(jié)構(gòu)描述</p><p>　　K9F1G08有65

67、536行（頁(yè)）乘以2112×8列陣列一共組成1056M存儲(chǔ)器，多余的64列位于列地址2048～2111。一個(gè)2112字節(jié)的高速緩沖存儲(chǔ)器彼此間是連續(xù)相接的，這些存儲(chǔ)器被連接到記憶單元陣列，在頁(yè)讀取和編程運(yùn)行的過(guò)程中，為I/O緩沖器和記憶單元之間的數(shù)據(jù)轉(zhuǎn)移提供中間機(jī)構(gòu)。記憶陣列由32個(gè)單元組成，這些連續(xù)的單元組成了NAND結(jié)構(gòu)，每32個(gè)單元屬于不同的的頁(yè)。一塊由2個(gè)NAND結(jié)構(gòu)鏈組成，而一個(gè)NAND由32個(gè)單元組成，總共1081

68、344個(gè)NAND單元組成了一塊。編程和獨(dú)操作是以頁(yè)為基礎(chǔ)進(jìn)行，而塊擦除是以塊為基礎(chǔ)進(jìn)行。這些記憶陣列由1024個(gè)分別有128K字節(jié)的塊組成，它表明，在K9F1G08逐個(gè)位的擦除操作是被禁止的。[10]組織結(jié)構(gòu)如圖2.11所示：</p><p>　　圖 2.11 K9F1G08組織結(jié)構(gòu)圖</p><p>　　K9F1GO8已經(jīng)形成多元的8個(gè)I/O端口，這樣的安排極大地減少了管腳數(shù)，并且允許

69、系統(tǒng)升級(jí)為了將來(lái)操作一致性的擴(kuò)展。在WE和CE處于低電平期間，指令、地址、數(shù)據(jù)被寫(xiě)通過(guò)I/O端口，它們都在WE的上升沿到來(lái)時(shí)被鎖存。通過(guò)I/O管腳，CLE和ALE常用來(lái)實(shí)現(xiàn)各自的指令和地址功能。有一些要求一個(gè)總線周期，例如，重設(shè)指令讀指令等僅要求一個(gè)總線周期。而另一些指令，像頁(yè)讀取和編程及塊擦除要求兩個(gè)周期，一個(gè)周期為了建立而另一個(gè)周期是執(zhí)行操作。128字節(jié)的物理空間要求28個(gè)地址，因此，要求4個(gè)周期為地址的建立，兩個(gè)周期是列地址，兩個(gè)

70、周期是行地址。頁(yè)讀取和編程同樣需要四個(gè)地址周期跟隨指令要求輸入。然而，在塊擦除操作中，僅僅兩個(gè)行地址周期被使用，依靠寫(xiě)入特殊的指令進(jìn)入指令寄存器，器件操作才被選中。</p><p>　　2.8.4 K9F1G08在系統(tǒng)中的應(yīng)用</p><p>　　在FPGA的控制作用下，數(shù)據(jù)存入FLASH中。對(duì)于模擬信號(hào)，由傳感器采集到的信號(hào)經(jīng)A/D轉(zhuǎn)換后，暫存于FLASH內(nèi)部的FIFO中，再送入FLA

71、SH存儲(chǔ)器中。對(duì)于數(shù)字量和開(kāi)關(guān)量，經(jīng)信號(hào)調(diào)理后，經(jīng)FPGA內(nèi)部編程串并轉(zhuǎn)換后，暫存于FPGA內(nèi)部的FIFO中，再送入FLASH存儲(chǔ)器中。如圖2.10所示：</p><p>　　圖 2.10 K9F1G08在系統(tǒng)中的應(yīng)用</p><p><b>　　2.9 本章小結(jié)</b></p><p>　　本章主要講述了所設(shè)計(jì)的通用數(shù)據(jù)采集系統(tǒng)的硬件電路

72、的設(shè)計(jì)，整個(gè)系統(tǒng)由四個(gè)部分組成，分別是采集部分、控制部分、存儲(chǔ)部分、接口部分。采集到的信號(hào)形式有模擬量、數(shù)字量、開(kāi)關(guān)量三種，每種信號(hào)都有其對(duì)應(yīng)的信號(hào)處理電路。模擬量要經(jīng)過(guò)A/D轉(zhuǎn)換為數(shù)字量后才能存入FLASH存儲(chǔ)器中。數(shù)字量要經(jīng)過(guò)電平轉(zhuǎn)換和FPGA內(nèi)部串并編程后才能存入FLASH存儲(chǔ)器中。開(kāi)關(guān)量要經(jīng)過(guò)隔離、驅(qū)動(dòng)和FPGA內(nèi)部串并編程后才能存入FLASH存儲(chǔ)器中。其中，模擬通道的選擇、A/D轉(zhuǎn)換、FLASH存儲(chǔ)器的讀、寫(xiě)、擦除都是在FPG

73、A控制下完成的。</p><p>　　3 FPGA 可編程邏輯器件</p><p>　　本設(shè)計(jì)由于需要用到大量的控制信號(hào)，而且又是以計(jì)算機(jī)為平臺(tái)，所以系統(tǒng)中有大量的數(shù)字邏輯電路。如果采用傳統(tǒng)的數(shù)字邏輯芯片來(lái)設(shè)計(jì)電路的話，既增加了電路板的面積，而且也增加了電路的不可靠性，另外調(diào)試也不方便。為了解決這些問(wèn)題，可以借助于近年來(lái)迅速發(fā)展的大規(guī)?？删幊虒Ｓ眉呻娐?---現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA

74、 )。用一片F(xiàn)PGA就可以代替許多分立器件，從而大大簡(jiǎn)化了電路板的復(fù)雜程度。下面介紹一下它的結(jié)構(gòu)、特點(diǎn)以及設(shè)計(jì)方法。</p><p>　　3.1 FPGA簡(jiǎn)介</p><p>　　在可編程邏輯器件芯片內(nèi)部，按一定的排列方式集成了大量的門(mén)和觸發(fā)器等基本邏輯元件。使用者可利用特定的計(jì)算機(jī)開(kāi)發(fā)工具（軟件包和硬件電路、編程電纜）對(duì)其進(jìn)行加工，即按設(shè)計(jì)要求將這些芯片內(nèi)部的元件連接起來(lái)（此過(guò)程稱為編

75、程或設(shè)置），使之實(shí)現(xiàn)完成某個(gè)數(shù)字邏輯電路或系統(tǒng)的功能，成為一個(gè)可在實(shí)際電子系統(tǒng)中使用的專用集成電路（ASIC）隨著集成電路工藝的日臻完善，集成度急劇攀升，功能日益強(qiáng)大。可編程邏輯器件廣闊的應(yīng)用前景備受業(yè)內(nèi)人士的矚目。由于其內(nèi)部結(jié)構(gòu)的不同，目前應(yīng)用較廣泛的有CPLD和FPGA。</p><p>　　目前，很多學(xué)校和公司都開(kāi)發(fā)了可編程邏輯器件實(shí)驗(yàn)板，這些實(shí)驗(yàn)板上采用了如下幾個(gè)公司的產(chǎn)品： Xilinx 公司

76、 主要產(chǎn)品為FPGA和CPLD，目前各學(xué)校和公司制做實(shí)驗(yàn)板的常用芯片為FPGA 4000系列，Spartan XCS05和XC95108系列CPLD。</p><p>　　Lattice 公司 該公司已經(jīng)和AMD公司合并，該公司生產(chǎn)GAL和CPLD產(chǎn)品，目前各學(xué)校和各公司制作實(shí)驗(yàn)板的常用芯片為ISP1016和可編程開(kāi)關(guān)GDS14.。</p><p>　　AMD 公司 該公司生產(chǎn)MACH系

77、列產(chǎn)品，常用芯片為MACH4-128和MACH211SP-15JC。</p><p>　　Altera 公司 該公司生產(chǎn)FPGA和EPLD，常用芯片為EPLD7000系列產(chǎn)品7128和FPGA10K系列產(chǎn)品10K10</p><p>　　Lattice公司介紹：Lattice是ISP（在線可編程）技術(shù)的發(fā)明者，ISP技術(shù)極大的促進(jìn)了PLD產(chǎn)品的發(fā)展，80年代和90年代初是其黃金時(shí)期，但很

78、快被Xilinx，Altera超過(guò)。與ALTERA和XILINX相比，其開(kāi)發(fā)工具比略遜一籌。中小規(guī)模PLD比較有特色，種類齊全。99年收購(gòu)Vantis（原AMD子公司）,2001年收購(gòu)Lucent微電子的FPGA部門(mén)，是世界第三大可編程邏輯器件供應(yīng)商。目前Lattice公司在上海設(shè)有研發(fā)部門(mén)[13]。</p><p>　　3.2 FPGA基本內(nèi)部構(gòu)造及功能分析</p><p>　　FPG

79、A是可編程邏輯器件，屬于特殊ASIC芯片的一類，是在PAL、 GAL等可編程邏輯器件基礎(chǔ)上發(fā)展起來(lái)的。同以往的PAL、GAL等相比較:FPGA的規(guī)模比較大，適合于時(shí)序、組合邏輯等電路應(yīng)用場(chǎng)合，可以替代幾十塊甚至上百塊通用分立IC芯片，盡管FPGA以及其它類型的PLD器件的結(jié)構(gòu)各有其特點(diǎn)和處，但是概括起來(lái)它都是由三大部分組成的: </p><p>　　一個(gè)二維的邏輯塊陣列，構(gòu)成CPLD器件的邏輯組成核心. <

80、/p><p><b>　　輸入/輸出塊. </b></p><p>　　連接邏輯塊的互聯(lián)資源，連線資源由各種長(zhǎng)度的線段組成，也包括用于連接邏輯塊之間，邏輯塊與輸入輸出部分的可編程連接開(kāi)關(guān)。</p><p>　　圖 3.1 FPGA內(nèi)部結(jié)構(gòu)圖</p><p>　　同樣，還有一個(gè)時(shí)鐘電路用于驅(qū)動(dòng)時(shí)鐘信號(hào)到每一個(gè)邏輯模塊中的每一

81、個(gè)觸發(fā)器。另外，還可能有額外的邏輯資源，像ALU、存儲(chǔ)器和譯碼器[14]。</p><p>　　3.2.1 可編程邏輯塊陣列</p><p>　　可配置邏輯模塊（CLB）包含了FPGA的可編程邏輯。典型的CLB，它包含了用于任意組合邏輯函數(shù)的RAM；還包含了用于鐘控存儲(chǔ)單元的觸發(fā)器和多路選擇器，這樣就便于在模塊中為邏輯電路布線以及模塊內(nèi)部的邏輯電路與外部資源之間的布線連接。這些多路選擇器

82、還允許極性的選擇、復(fù)位輸入和清除輸入選擇。</p><p>　　注意，邏輯輸出不需要通過(guò)觸發(fā)器。設(shè)計(jì)者可以利用一個(gè)CLB產(chǎn)生簡(jiǎn)單的組合邏輯。正因?yàn)槿绱?，多個(gè)CLB能夠，而且經(jīng)常被連接在一起，以實(shí)現(xiàn)復(fù)雜的布爾邏輯。FPGA的這種優(yōu)于CPLD的優(yōu)點(diǎn)，意味著設(shè)計(jì)者能夠用幾個(gè)CLB串聯(lián)在一起來(lái)實(shí)現(xiàn)非常復(fù)雜的邏輯。不幸的是，在一個(gè)FPGA中傳遞時(shí)是全部延時(shí)的總量。因此這個(gè)優(yōu)點(diǎn)也導(dǎo)致了所做的設(shè)計(jì)在速度方面的全面下降[15]。

83、</p><p>　　3.2.2 可編程輸入/輸出塊</p><p>　　可配置I/O模塊適用于將信號(hào)傳送到芯片上，然后再將信號(hào)傳出芯片。輸出緩沖器B1有可編程的控制器，它們可以是緩沖器成為三態(tài)或集電極開(kāi)路狀態(tài)，并且可控制緩沖器的輸出擺率。這些控制端允許FPGA輸出到大多數(shù)標(biāo)準(zhǔn)的TTL或CMOS器件。輸入緩沖器B2能夠被編程為不同的輸出閾值電壓。典型的閾值電壓為T(mén)TL或CMOS電平，以便

84、于和TTL或CMOS器件相接口。在每一個(gè)引腳上的輸入和輸出緩沖器的組合以 及它們的可編程性，意味著每一個(gè)I/O模塊都可以被用于一個(gè)輸入信號(hào)、一個(gè)輸出信號(hào)或者一個(gè)雙向信號(hào)。</p><p>　　3.2.3 互連資源</p><p>　　FPGA的互連電路與CPLD的完全不同，但它卻非常類似于一個(gè)門(mén)陣列ASIC的互連電路。圖3.2示出了互連資源的可配置邏輯模塊（CLB）結(jié)構(gòu)。每一個(gè)CLB都被

85、連接到與它緊挨著的其他CLB上，如圖中左上角所示CLB。這些連線有時(shí)被稱作短線（注意，為簡(jiǎn)單起見(jiàn)，圖中只畫(huà)出了左上角CLB的連線，實(shí)際上，所有四個(gè)CLB都有連線分別與最靠近它們的其他CLB相連。這些連線使得那些因過(guò)于復(fù)雜而無(wú)法裝入某個(gè)單一CLB的邏輯能夠被分開(kāi)裝入多個(gè)CLB）[16]。</p><p>　　圖 3.2 互連資源</p><p>　　其他的路徑資源由經(jīng)緯連線所組成。這些連線

86、在到達(dá)開(kāi)關(guān)矩陣之前經(jīng)過(guò)許多CLB。這些開(kāi)關(guān)矩陣允許信號(hào)從一個(gè)開(kāi)關(guān)矩陣傳遞到另一個(gè)開(kāi)關(guān)矩陣，再傳遞到下一個(gè)開(kāi)關(guān)矩陣，最后連接到CLB。這些CLB可能彼此相互關(guān)聯(lián)，但又互相原理。這種傳遞新好方法的缺點(diǎn)是每一條通過(guò)某個(gè)開(kāi)關(guān)矩陣的路徑都會(huì)導(dǎo)致一個(gè)顯著的延時(shí)。經(jīng)常的情況是，為了通過(guò)芯片傳遞信號(hào)，路徑的延時(shí)變得比邏輯門(mén)的延時(shí)還要大[17]。</p><p>　　第三種類型的路徑資源是長(zhǎng)線，設(shè)計(jì)者可以用它去連接某些條件苛刻的C

87、LB，即這些CLB在芯片上的物理位置彼此相連“甚遠(yuǎn)”，而它們之間的連接又不會(huì)產(chǎn)生太大的延時(shí)。這些長(zhǎng)線通常是從一個(gè)CLB模塊的末端一直通向另一個(gè)CLB模塊，而中間并不與某個(gè)開(kāi)關(guān)矩陣相連。對(duì)于條件苛刻的路徑邏輯，長(zhǎng)線確保不會(huì)產(chǎn)生顯著的延時(shí)。長(zhǎng)線還可以在芯片當(dāng)中被用作總線。</p><p>　　3.2.4 時(shí)鐘電路</p><p>　　特殊的I/O模塊被分布在芯片的周圍。它具有特殊的高驅(qū)動(dòng)能力

88、的時(shí)鐘緩沖器——時(shí)鐘驅(qū)動(dòng)器。這些緩沖器被連接到芯片的時(shí)鐘輸入引腳，它們驅(qū)動(dòng)時(shí)鐘信號(hào)到全局時(shí)鐘線上。這些全局時(shí)鐘線以一種被稱之為時(shí)鐘樹(shù)的結(jié)構(gòu)形式遍布整個(gè)器件。這些時(shí)鐘顯示為了較小的時(shí)鐘上升時(shí)間和快速的時(shí)鐘傳播時(shí)間而設(shè)計(jì)的，正如以后要討論的那樣，用FPGA設(shè)計(jì)電路必須是同步的，因?yàn)槔肍PGA的路徑資源不能保證信號(hào)的軍隊(duì)上升時(shí)間和延遲時(shí)間。只有當(dāng)使用從時(shí)鐘緩沖器而來(lái)的時(shí)鐘信號(hào)時(shí)，相關(guān)的延遲和上升時(shí)間才能使微小的和可預(yù)測(cè)的[18]。</

89、p><p>　　3.3 系統(tǒng)中FPGA的設(shè)計(jì)</p><p>　　3.3.1 FPGA的通用設(shè)計(jì)過(guò)程</p><p>　　● 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件。</p><p>　　● 功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏

90、輯功能是否正確。</p><p>　　● 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。</p><p>　　● 布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。</p><p>　　● 時(shí)序仿真：需要利用在

91、布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。</p><p>　　● 編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中[19]。</p><p>　　3.3.2 FPGA時(shí)序仿真</p><p>　　在本系統(tǒng)中，設(shè)有FPGA的啟動(dòng)模塊。圖3.3為此模塊是時(shí)序圖：</p><p>　　圖3.3 時(shí)序圖 </p>

92、<p>　　當(dāng)glrn信號(hào)是低電平時(shí)，系統(tǒng)清零，輸出start為高電平，計(jì)數(shù)器start_count 置零。當(dāng)glrn信號(hào)為高電平時(shí)，輸入上升沿有效的時(shí)鐘信號(hào) fosc，當(dāng)輸入bstart為低電平時(shí)，計(jì)數(shù)器最高位為低電平時(shí)，開(kāi)始計(jì)數(shù)。反之，將計(jì)數(shù)器置零。當(dāng)輸入bstart為高電平時(shí)，計(jì)數(shù)器最高位為低電平時(shí)，開(kāi)始計(jì)數(shù)。反之，將計(jì)數(shù)器置零。</p><p>　　在本系統(tǒng)中，采用三個(gè)手動(dòng)開(kāi)關(guān)來(lái)控制采集信號(hào)的種

93、類，當(dāng)開(kāi)關(guān)men接通時(shí)，系統(tǒng)開(kāi)始采集模擬量;當(dāng)開(kāi)關(guān)sen接通時(shí)，系統(tǒng)開(kāi)始采集數(shù)字量；當(dāng)開(kāi)關(guān) ken接通時(shí)，系統(tǒng)開(kāi)始采集開(kāi)關(guān)量。圖3.4所示為此模塊的時(shí)序圖：</p><p>　　圖3.4 時(shí)序圖 </p><p>　　3.3.3 模擬量采集模塊的時(shí)序仿真</p><p>　　在本系統(tǒng)中，采用手動(dòng)開(kāi)關(guān)來(lái)控制模擬量的采集。當(dāng)采集開(kāi)始時(shí)，閉合開(kāi)關(guān)men ，表示此時(shí)系統(tǒng)

94、正在進(jìn)行模擬量的采集。在控制作用下，將采集到的信號(hào)暫存入FPGA內(nèi)部的fifo中，然后再存入flash芯片中。圖3.5所示為此模塊的時(shí)序圖：</p><p>　　圖 3.5 時(shí)序圖</p><p>　　當(dāng)glrn為低電平，計(jì)數(shù)器置零。反之，當(dāng)glrn為高電平且時(shí)鐘信號(hào)fosc有輸入時(shí)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)。當(dāng)10＜count＜30時(shí)，啟動(dòng)A/D轉(zhuǎn)換，此時(shí)clk輸出為低電平。當(dāng)count=35時(shí)

95、，進(jìn)行通道選擇。圖中所示channela1為高電平，其他為低電平時(shí)，選通通道a1，對(duì)其通道進(jìn)行循環(huán)選擇。當(dāng)count=41時(shí)，開(kāi)始數(shù)據(jù)轉(zhuǎn)換，產(chǎn)生12位的數(shù)字信號(hào)。當(dāng)41＜count＜45和81＜count＜85時(shí)，選通FPGA內(nèi)置FIFO，當(dāng)count=46時(shí)，將12位數(shù)字信號(hào)中的高八位存入FIFO中；當(dāng)count=86時(shí)，將12位數(shù)字信號(hào)中的低四位和通道選擇的四位地址存入FIFO中。數(shù)據(jù)經(jīng)FIFO再存入FLASH存儲(chǔ)器K9F1G08中

96、。</p><p>　　3.3.4 數(shù)字量采集模塊的時(shí)序仿真</p><p>　　在本系統(tǒng)中，采用手動(dòng)開(kāi)關(guān)來(lái)控制數(shù)字量的采集。當(dāng)采集開(kāi)始時(shí)，閉合開(kāi)關(guān)sen ，表示此時(shí)系統(tǒng)正在進(jìn)行數(shù)字量的采集。在控制作用下，將采集到的信號(hào)經(jīng)串并轉(zhuǎn)換后暫存入FPGA內(nèi)部的fifo中，然后再存入flash芯片中。圖3.6所示為此模塊的時(shí)序圖：</p><p>　　圖 3.6 時(shí)序圖&

97、lt;/p><p>　　當(dāng)glrn為高電平且時(shí)鐘信號(hào)fosc有輸入時(shí)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)。當(dāng)10＜count＜30時(shí)，啟動(dòng)串并轉(zhuǎn)換，此時(shí)clk輸出為低電平。當(dāng)30＜count＜40時(shí)時(shí)，進(jìn)行串并轉(zhuǎn)換，產(chǎn)生0.1us的延時(shí)。圖中所示當(dāng)count=40時(shí)，轉(zhuǎn)換結(jié)束，產(chǎn)生8位的并行數(shù)據(jù)。當(dāng)41＜count＜45時(shí)，選通FPGA內(nèi)置FIFO，當(dāng)count=46時(shí)，將8位數(shù)字信號(hào)存入FIFO中。數(shù)據(jù)經(jīng)FIFO再存入FLASH存儲(chǔ)器

98、K9F1G08中。</p><p>　　開(kāi)關(guān)量采集模塊的時(shí)序仿真</p><p>　　在本系統(tǒng)中，采用手動(dòng)開(kāi)關(guān)來(lái)控制開(kāi)關(guān)量量的采集。當(dāng)采集開(kāi)始時(shí)，閉合開(kāi)關(guān)ken ，表示此時(shí)系統(tǒng)正在進(jìn)行開(kāi)關(guān)量的采集。在控制作用下，將采集到的信號(hào)經(jīng)串并轉(zhuǎn)換后暫存入FPGA內(nèi)部的fifo中，然后再存入flash芯片中。串并轉(zhuǎn)換時(shí)序圖如圖3.6所示。圖3.7所示為此模塊通道選擇的時(shí)序圖：</p>&

99、lt;p>　　圖 3.7 時(shí)序仿真圖</p><p>　　3.3.6 存儲(chǔ)器模塊的時(shí)序仿真</p><p>　　在本系統(tǒng)中，采用FLASH來(lái)進(jìn)行數(shù)據(jù)的存儲(chǔ)。FLASH內(nèi)部有內(nèi)置fifo.采集到的數(shù)據(jù)先暫存fifo中，然后再存入FLASH芯片中。圖3.8所示為此模塊的邏輯符號(hào)；圖3.9所示為次模塊的時(shí)序圖：</p><p>　　圖3.8 邏輯符號(hào)圖</

100、p><p>　　圖 3.9 時(shí)序仿真圖</p><p>　　FPGA內(nèi)部編程結(jié)構(gòu)圖見(jiàn)附錄B。</p><p><b>　　本章小結(jié)</b></p><p>　　本章主要講述了所設(shè)計(jì)的由XC2S50及其外圍電路組成的中心控制模塊的設(shè)計(jì)，簡(jiǎn)單的對(duì)FPGA的結(jié)構(gòu)及功能進(jìn)行分析后，重點(diǎn)介紹了本設(shè)計(jì)中所采用的XC2S50的內(nèi)部編程

101、結(jié)構(gòu)，并對(duì)其進(jìn)行了時(shí)序仿真。</p><p><b>　　結(jié)論</b></p><p>　　本文就73路數(shù)據(jù)采集系統(tǒng)的組成原理、單元電路設(shè)計(jì)、接口電路設(shè)計(jì)和系統(tǒng)控制信號(hào)的設(shè)計(jì)做出了詳細(xì)的說(shuō)明，設(shè)計(jì)出了符合課題要求的通用數(shù)據(jù)采集測(cè)試系統(tǒng)。</p><p>　　本文首先介紹了數(shù)據(jù)采集系統(tǒng)的特點(diǎn)及發(fā)展情況，并根據(jù)本課題的實(shí)際要求提出了整體的設(shè)計(jì)方案和

102、原理框圖。接著從硬件設(shè)計(jì)方面對(duì)系統(tǒng)的設(shè)計(jì)做出了詳細(xì)的說(shuō)明。</p><p>　　本系統(tǒng)包括64路模擬信號(hào)、8路無(wú)源開(kāi)關(guān)量信號(hào)、1路數(shù)字脈沖信號(hào)，采樣精度12位。A/D轉(zhuǎn)換模塊，系統(tǒng)選用了AD公司的12位高精度A/D轉(zhuǎn)換器AD9221，保證了輸出電壓的精度；系統(tǒng)時(shí)鐘信號(hào)及控制信號(hào)由可編程邏輯器件FPGA來(lái)實(shí)現(xiàn)，提高了系統(tǒng)的可靠性。通訊接口采用計(jì)算機(jī)的增強(qiáng)型并口（EPP），EPP是一種高性能的并行端口連接方式，可以通

103、過(guò)硬件自動(dòng)握手，傳輸速度能達(dá)到500KB/s～2MB/s，非常適合本系統(tǒng)；由于數(shù)據(jù)采集測(cè)試系統(tǒng)通過(guò)并行口與計(jì)算機(jī)進(jìn)行通信，避免了計(jì)算機(jī)硬件電子器件對(duì)數(shù)據(jù)采集部分的電磁干擾，具有良好的抗干擾性。</p><p>　　附錄A 電路原理圖</p><p><b>　　采集部分</b></p><p><b>　　控制部分</b>

104、;</p><p>　　附錄B FPGA內(nèi)部結(jié)構(gòu)圖</p><p>　　附錄C VHDL程序</p><p><b>　　模擬量采集</b></p><p>　　library IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p>&l

105、t;p>　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　entity advhd is</p><p><b>　　port(</b></p><p>　　glrn : in std_

106、logic;</p><p>　　fosc : in std_logic;</p><p>　　start : in std_logic;</p><p>　　clk: out std_logic;</p><p>　　wrfifo : out std_logic;</p><p&g

107、t;　　channel : out std_logic_vector(3 downto 0);</p><p>　　channela1 : out std_logic;</p><p>　　channela6 : out std_logic;</p><p>　　channela7 : out std_logic;