基于fpga的usb接口數(shù)據(jù)采集系統(tǒng)設(shè)計

1、作者簡介：趙泰（1983），男，山東菏澤人，碩士研究生，主要研究方向是信號的獲取與處理，手機：13452054823，Email:cda78590@；張思杰（1967），男，重慶人，博士，副教授，主要研究方向為智能微系統(tǒng)?；贔PGA的USB接口數(shù)據(jù)采集系統(tǒng)設(shè)計張思杰1，趙泰2，汪振興3，石嶺4（重慶大學通信工程學院，重慶市，400030）摘要：介紹了一種高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計。該系統(tǒng)以FPGA作為邏輯控制的核心，以USB2.0作為

2、與上位機數(shù)據(jù)傳輸?shù)慕涌?，能同時支持單端16路和差分8路模擬信號輸入，最大采樣率為200KHz12位的轉(zhuǎn)換精度。描述了系統(tǒng)的主要組成和FPGA模塊化設(shè)計的實現(xiàn)方法，并給出了其核心模塊的時序仿真波形圖。關(guān)鍵詞關(guān)鍵詞：FPGA；USB2.0；數(shù)據(jù)采集；轉(zhuǎn)換精度。DesignofdataacquisitionsystembasedonUSBFPGAZhangSijie1ZhaoTai2WangZhenxing3ShiLing4（Institut

3、eofCommunicationsengineeringChongqingUniversityChongqing400030China）Abstract:Thispaperintroducesahighspeedrealtimedataacquisitionsystem.Thesystemcansupptbothsingle16routedifferential8routeanalogsignalsinputwith200KHzofma

4、ximalfrequency12bitsofconversionaccuracyusingFPGAasthecelogiccontrolusingUSB2.0astheinterfaceofdatatransmissionwiththehostcomputer.ThemaincomponentofthesystemtheimplementingmethodofFPGAaredescribedthesimulationwavefmsofm

5、ainmodulesarepresented.Keywds:FPGAUSB2.0DataAcquisitionConversionAccuracy.文獻標志碼文獻標志碼:A中圖法分類號：中圖法分類號：TP274引言傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)，通常采用單片機或DSP作為控制模塊，控制AD轉(zhuǎn)換、存儲和其他外圍電路的工作，利用PCI、ISA等接口與上位機進行通信。隨著數(shù)據(jù)采集對速度、實時性、簡易性的要求越來越高，傳統(tǒng)數(shù)據(jù)采集系統(tǒng)的弊端也日趨明顯。近年

6、來隨著FPGA技術(shù)和USB技術(shù)的應用深度和廣度的不斷加大，利用FPGA芯片和USB接口設(shè)計高速數(shù)據(jù)采集系統(tǒng)成為新的研究熱點。FPGA芯片不僅體積小、功耗低、時鐘頻率高、內(nèi)部時延小，而且能夠使用VHDL語言來編程實現(xiàn)程序的并行執(zhí)行，配置靈活，開發(fā)周期短，性能可靠。USB是一種高效、快速、價格低廉、體積小和支持熱插拔的新型串行通信接口，目前USB2.0的高速傳輸速率能夠達到480Mbits，能夠?qū)崿F(xiàn)數(shù)據(jù)的高速傳輸。1系統(tǒng)總體結(jié)構(gòu)本設(shè)計采用F

7、PGAUSB的設(shè)計思路，利用FPGA芯片作為系統(tǒng)的邏輯控制核心，通過USB2.0接口與上位機通信，實現(xiàn)單端16路差分8路模擬數(shù)據(jù)的高速、實時、便攜式的采集。本文設(shè)計的數(shù)據(jù)采集系統(tǒng)劃分為AD轉(zhuǎn)換電路，F(xiàn)PGA采集控制和USB傳輸控制器等若干部分。如圖1所示。SN74LS174QDQDCD4501...S1S2S3S8SmINHCBACD4501...S9S10S11S16SmINHCBAD0D1D2D3D4D5Q1Q2Q3Q4Q0Q5AD

8、C圖2FPGA與ADC級多路模擬開關(guān)的連接3.2FPGA與USB芯片的連接設(shè)計當EZUSBFX2LP工作于從屬FIFO模式時，外圍電路可以像普通FIFO一樣對EZUSBFX2LP中的端點數(shù)據(jù)緩沖區(qū)進行讀寫[2]。本系統(tǒng)采用FPGA作為主控制器，因而，對USB控制采用SlaveFIFO模式，F(xiàn)PGA通過控制CY7C68013內(nèi)4K的FIFO進行與上位機之間的數(shù)據(jù)傳輸。FPGA與USB芯片的硬件連接如圖3所示。CY7C68013(Slave

9、FIFO)FPGA主控制器U_IFCLKU_FLAGAU_FLAGBU_SLRDU_SLWRU_SLOEU_FIFOADR[1:0]FD[16:0]PKTEND圖3FPGA與USB芯片的硬件連接4系統(tǒng)軟件設(shè)計系統(tǒng)軟件設(shè)計主要包括FPGA控制邏輯設(shè)計、USB固件程序設(shè)計、USB設(shè)備驅(qū)動程序和上位機應用程序。4.1FPGA設(shè)計FPGA程序的設(shè)計是整個采集系統(tǒng)的關(guān)鍵，整體分成三大模塊：分頻采樣控制模塊、通道選擇模塊和USB傳輸控制模塊。以下是

10、各個模塊設(shè)計的具體介紹。4.1.1分頻采樣控制模塊本系統(tǒng)中，F(xiàn)PGA的主時鐘m_clk是由USB芯片輸出的30MHz頻率提供，由于AD采樣需要3MHz的時鐘頻率，因此首先模塊對主時鐘進行十分頻得到3MHz同步時鐘信號o_clk。同時，該模塊還要控制數(shù)據(jù)采樣、AD轉(zhuǎn)換以及數(shù)據(jù)的串并轉(zhuǎn)換。在采樣時刻到來時，在同步脈沖o_clk和片選信號cs（低電平有效）的控制下，依據(jù)ADS7817轉(zhuǎn)換時序圖進行采樣、轉(zhuǎn)換。轉(zhuǎn)換過程中計數(shù)o_clk脈沖每12

11、個脈沖，置位cs為高電平，使結(jié)果僅輸出一次，否則在DOUT端繼續(xù)從最低位到最高位依次輸出轉(zhuǎn)換結(jié)果。in_data是ADC轉(zhuǎn)換后的串行輸出數(shù)據(jù)，o_Para是對in_data經(jīng)過串并轉(zhuǎn)換后輸出的并行16位數(shù)據(jù)。4.1.2USB傳輸控制模塊該模塊主要負責對USB芯片端點的讀寫控制。USB芯片端點FIFO用于數(shù)據(jù)的緩存，一方面存儲上位機發(fā)出的采集參數(shù)信息，另一方面存儲FPGA輸出的并行16位采集數(shù)據(jù)。該模塊通過判斷端點FIFO的空、滿標志位，

12、來對USB端點2、4、6、8進行讀寫控制。本系統(tǒng)采用異步FIFO讀、寫控制模式，該模塊用狀態(tài)機來實現(xiàn)，將讀、寫過程分別分成五個狀態(tài)，異步FIFO讀狀態(tài)機如圖4所示。狀態(tài)1狀態(tài)2狀態(tài)3IDLE狀態(tài)4完成空啟動圖4FPGA異步讀FIFO狀態(tài)機IDLE：當“寫”事件發(fā)生時，轉(zhuǎn)到狀態(tài)1。狀態(tài)1：指向OUTFIFO，激活FIFOADR[1：0]，轉(zhuǎn)向狀態(tài)2。狀態(tài)2：激活SLOE，如果FIFO空標志為“假”(FIFO不空)，則轉(zhuǎn)向狀態(tài)3；否則停留在