2017畢業(yè)論文-多進(jìn)制頻率調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)

1、<p>　　多進(jìn)制頻率調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì) </p><p><b>　　XX</b></p><p>　?。╔X理工學(xué)院 電信工程系 電子信息工程專業(yè)，2007級6班，XXXX XX）</p><p><b>　　指導(dǎo)老師：XX</b></p><p>　　【摘 要】MFSK --

2、-多進(jìn)制數(shù)字頻率調(diào)制，簡稱多頻制，是2FSK方式的推廣。它是用不同的載波頻率代表各種數(shù)字信息。在數(shù)字通信系統(tǒng)中，數(shù)字調(diào)制與解調(diào)技術(shù)占有非常重要的地位。隨著FPGA 技術(shù)的發(fā)展，數(shù)字通信技術(shù)與 FPGA的結(jié)合體現(xiàn)了現(xiàn)代數(shù)字通信系統(tǒng)發(fā)展的一個趨勢。文中介紹了MFSK 調(diào)制解調(diào)的原理, 并基于 VHDL 實(shí)現(xiàn)了MFSK 調(diào)制解調(diào)電路設(shè)計(jì)，仿真結(jié)果表明設(shè)計(jì)方案是可行的。整個系統(tǒng)的功能在EDA技術(shù)開發(fā)平臺均調(diào)試通過，并在MAX7000S系列FPG

3、A上硬件實(shí)現(xiàn)，具有較高的實(shí)用性和可靠性。</p><p>　　【關(guān)鍵詞】MFSK；VHDL；調(diào)制；解調(diào)</p><p>　　Design and Simulation of MFSK Modulation Circuit Based on VHDL</p><p><b>　　XX</b></p><p>　　(Grad

4、e 03,Class 1,Major electronics and information engineering ，Electronics and information engineering Dept.，XX University of technology XXXX,XX)</p><p>　　Tutor: XX</p><p>　　【Abstract】MFSK --- Mu

5、lti-band digital frequency modulation, referred to as multi-frequency system is the way 2FSK promotion. It is representative of a different variety of digital information carrier frequency. In digital communication syste

6、m, the digital modulation and demodulation plays an important role with the development of FPGA technology, the combination of digital communication technology with FPGA is an inevitable trend. This paper gives the princ

7、iple of MFSK modulation and demodulatio</p><p>　　【Key words】MFSK;VHDL; modulation; demodulation</p><p><b>　　目錄</b></p><p><b>　　1緒論1</b></p><p>

8、　　1.1 MAXPLUXII簡介3</p><p>　　1.2 VHDL語言簡介4</p><p>　　1.3 多進(jìn)制調(diào)制的特點(diǎn)5</p><p><b>　　2方案論證8</b></p><p>　　2.1 FPGA簡介8</p><p>　　2.2 FPGA概述8</p&

9、gt;<p>　　2.3 ALTERA可編程邏輯器件簡介9</p><p>　　3多進(jìn)制數(shù)字調(diào)制原理10</p><p>　　3.1 FSK調(diào)制解調(diào)的基本原理10</p><p>　　3.2 MFSK簡介12</p><p>　　3.3多進(jìn)制數(shù)字頻率調(diào)制的原理12</p><p>　　3.4多

10、進(jìn)制數(shù)字頻率解調(diào)的原理13</p><p>　　3.5 MFSK 調(diào)制解調(diào)原理14</p><p>　　3.6 MFSK信號的頻譜、帶寬及頻帶利用率15</p><p>　　3.7 MFSK系統(tǒng)的誤碼性能15</p><p>　　4 MFSK的VHDL 建模與設(shè)計(jì)16</p><p>　　4.1 MFSK調(diào)制

11、電路的VHDL 建模與設(shè)計(jì)及實(shí)現(xiàn)16</p><p>　　4.2 MFSK解調(diào)電路的VHDL 建模與設(shè)計(jì)及實(shí)現(xiàn)17</p><p>　　4.3 MFSK調(diào)制解調(diào)電路的VHDL 建模與設(shè)計(jì)及實(shí)現(xiàn)19</p><p><b>　　5硬件實(shí)現(xiàn)21</b></p><p>　　5.1程序下載21</p>

12、<p>　　5.2波形驗(yàn)證22</p><p>　　5.3結(jié)果分析與體會23</p><p><b>　　結(jié)論24</b></p><p><b>　　致謝25</b></p><p><b>　　參考文獻(xiàn)26</b></p><p>

13、;　　附錄A英文文獻(xiàn)：27</p><p><b>　　中文翻譯:31</b></p><p>　　附錄B原文總程序：34</p><p><b>　　1緒論</b></p><p>　　如今社會通信技術(shù)的發(fā)展速度可謂日新月異，計(jì)算機(jī)的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨(dú)特的地位，計(jì)算機(jī)在當(dāng)今

14、社會的眾多領(lǐng)域里不僅為各種信息處理設(shè)備被使用，而且它與通信向結(jié)合，使電信業(yè)務(wù)更加豐富。隨著人類經(jīng)濟(jì)和文化的發(fā)展，人們對通信技術(shù)性能的需求也越來越迫切，從而又大大推動了通信科學(xué)的發(fā)展。</p><p>　　在通信理論上，先后形成了“過濾和預(yù)測理論”、“香濃信息論”、“糾錯編碼理論”、“信源統(tǒng)計(jì)特性理論”、“調(diào)制理論”等。通信作為社會的基本設(shè)施和必要條件，引起的世界各國的廣泛關(guān)注，通信的目的就是從一方向另一方傳送信息

15、，給對方以信息，但是消息的傳送一般都不是直接的，它必須借助于一定形式的信號才能便于遠(yuǎn)距離快速傳輸和進(jìn)行各種處理。</p><p>　　雖然基帶信號可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號。現(xiàn)有通信網(wǎng)的主體為傳輸模擬信號而設(shè)計(jì)的，基帶數(shù)字信號不能直接進(jìn)入這樣的通信網(wǎng)。基帶信號一般都包含有頻率較低，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。對于大量有線信道，由于線

16、路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會受到很大限制。因此，為了使基帶信號能利用這些信道進(jìn)行傳輸，必須使代表信息的原始信號經(jīng)過一種變換得到另一種新信號，這種變換就是調(diào)制。實(shí)際中一般選正弦信號為基帶信號，稱為載波信號。代表所傳信息的原始信號，使調(diào)制載波的信號。調(diào)制就是從載波的一個參量的變化來反映調(diào)制信號變化的過程。用載波幅度的變化來反映調(diào)制信號的稱為振幅調(diào)制；用載波的頻率、相位反映調(diào)制信號變化的調(diào)制分別成為頻率調(diào)

17、制和相位調(diào)制。而實(shí)現(xiàn)這些調(diào)制過程得設(shè)備成為調(diào)制器。從已調(diào)波形中恢復(fù)調(diào)制信號的過程稱為解調(diào)，相應(yīng)的設(shè)備成為解調(diào)器。一般講調(diào)制器和解調(diào)器做成一個設(shè)備，可用于雙向傳輸，稱為調(diào)制解調(diào)器。</p><p>　　調(diào)制的另一目的是便于線路復(fù)用。在進(jìn)行多路傳輸時，各路數(shù)據(jù)的原始基帶型號的頻譜往往是相互重疊的，不能在同一線路上同時輸出。經(jīng)過調(diào)制后，各路信號可已搬移到頻帶互不重疊的頻段去傳輸，從而避免多路傳輸中的相互干擾?；谶@種目

18、的，信號經(jīng)調(diào)制后在傳輸?shù)姆绞接址Q為頻帶傳輸。</p><p>　　調(diào)制信號時模擬信號的稱為模擬調(diào)制，模擬調(diào)制是對載波信號的參量進(jìn)行連續(xù)調(diào)制，在接受端則對載波信號的調(diào)制參量連續(xù)地估值；而數(shù)字調(diào)制則是用載波的某些離散狀態(tài)來表征所傳輸?shù)男畔?，在接受端也只要對載波信號的離散調(diào)制參量進(jìn)行檢測。二進(jìn)制數(shù)字調(diào)制所用調(diào)制信號由代表“0”“1”的數(shù)字信號脈沖序列組成。因此，數(shù)字調(diào)制信號也成為鍵控信號。在二進(jìn)制振幅調(diào)制、頻率調(diào)制和相

19、位調(diào)制分別稱為振幅鍵控（ASK）、頻移鍵控（FSK）、相移鍵控（PSK）。數(shù)字調(diào)制產(chǎn)生模擬信號，其載波參量的離散狀態(tài)是與數(shù)字?jǐn)?shù)據(jù)相對應(yīng)的，這種信號適宜于在帶通型的模擬信道上傳輸。</p><p>　　頻率調(diào)制是利用載波的頻率變化來傳輸信息的，其中最簡單的一種方式是多進(jìn)制頻移鍵控(MFSK)調(diào)制，它是繼振幅鍵控信號之后出現(xiàn)比較早的一種調(diào)制方式。由于它的抗衰減性能優(yōu)于ASK，設(shè)備又不算復(fù)雜，實(shí)現(xiàn)也比較容易，所以一直在

20、很多場合，例如在中低速數(shù)據(jù)傳輸，尤其在有衰減的無線信道中廣泛應(yīng)用。多進(jìn)制頻移鍵控（MFSK）用靠近在載波的多個不同頻率表示兩個二進(jìn)制數(shù)。MFSK信號有兩種產(chǎn)生方法：載波調(diào)頻法和頻率選擇法。載波調(diào)頻法產(chǎn)生的是相位連續(xù)的MFSK信號，相位連續(xù)MFSK信號一般由一個振蕩器產(chǎn)生，用基帶信號改變振蕩器的參數(shù)，使震蕩頻率發(fā)生變化，這時相位是連續(xù)的。頻率選擇法一般是相位不連續(xù)的MFSK信號，相位不連續(xù)的MFSK信號一般由四個不同頻率的振蕩器長生，由基

21、帶信號控制著四個頻率信號的輸出。由于這兩個振蕩器是相互獨(dú)立的因此在轉(zhuǎn)換或相反的過程中，不能保證相位的連續(xù)。了解了MFSK信號的基本概念后，利用Max-plusⅡ軟件中的VHDL語言對MFSK頻移鍵控系統(tǒng)就行調(diào)制、解調(diào)的程序設(shè)計(jì)；程序設(shè)計(jì)運(yùn)行成功后，在利用VHDL語言對MFSK頻移鍵控系統(tǒng)進(jìn)行調(diào)制、解調(diào)的波形仿真；最后通過VHDL語言制作出MF</p><p>　　在數(shù)字通信中，數(shù)字信號傳輸系統(tǒng)分為基帶傳輸系統(tǒng)和載

22、波傳輸系統(tǒng)。在數(shù)字載波傳輸系統(tǒng)中，數(shù)字信號對高頻載波進(jìn)行調(diào)制，變?yōu)轭l帶信號，通過信道傳輸，在接收端解調(diào)后恢復(fù)成原來的數(shù)字信號。數(shù)字信號對載波的調(diào)制與模擬信號對載波的調(diào)制過程類似，同樣可以用數(shù)字信號去控制正弦載波的振幅、頻率或相位的變化。但由于數(shù)字信號具有時間和取值離散的特點(diǎn)，從而使受控載波的參數(shù)變化過程離散化，因此這種調(diào)制過程又稱為“鍵控法”。 數(shù)字調(diào)制過程中處理的是數(shù)字信號, 而載波有振幅、頻率和相位3 個變量, 且二進(jìn)制的信號只有高

23、低電平兩個邏輯量1 和0, 所以數(shù)字調(diào)制最基本的方法有3 種：對載波的振幅調(diào)制稱為振幅鍵控(ASK)；對載波的頻率調(diào)制稱為頻移鍵控(FSK)；對載波的相位調(diào)制稱為相移鍵控(PSK)。根據(jù)所處理的基帶信號的進(jìn)制不同分為二進(jìn)制和多進(jìn)制調(diào)制。多進(jìn)制數(shù)字調(diào)制與二進(jìn)制相比, 在相同的信息傳輸速率條件下，可以使傳輸頻帶壓縮k倍，從而提高了通信系統(tǒng)的有效性。</p><p><b>　　1 EDA技術(shù)簡介</b

24、></p><p>　　EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC（Application Specific Integrated Circuit）芯片中，

25、實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。EDA技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動技術(shù)結(jié)合起來，實(shí)現(xiàn)硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。</p><p>　　EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較： </p><p>　　傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：</p><p>　?。?）復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。</p><p>　?。?/p>

26、2）如果某一過程存在錯誤，查找和修改十分不便。</p><p>　?。?）設(shè)計(jì)過程中產(chǎn)生大量文檔，，不易管理。</p><p>　?。?）對IC設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。</p><p>　?。?）只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。 </p><p><b>　　EDA技術(shù)的特點(diǎn)：<

27、;/b></p><p>　?。?）采用硬件描述語言作為設(shè)計(jì)輸入。</p><p><b>　?。?）庫的引入。</b></p><p>　　（3）設(shè)計(jì)文檔的管理。</p><p>　　（4）強(qiáng)大的系統(tǒng)建模、電路仿真功能。</p><p>　?。?）具有自主知識產(chǎn)權(quán)。</p>

28、<p>　?。?）開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可重用性。</p><p>　?。?）適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。</p><p>　　（8）全方位的利用計(jì)算機(jī)自動設(shè)計(jì)、仿真和測試技術(shù)。</p><p>　?。?）對設(shè)計(jì)者的硬件知識和硬件經(jīng)驗(yàn)要求低。</p><p>　?。?0）與以CPU為主的電路系統(tǒng)相比，

29、EDA技術(shù)具有更好的高速性能。</p><p>　?。?1）純硬件系統(tǒng)的高可靠性。</p><p>　　因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢。</p><p>　　1.1 MAXPLUXII簡介</p><p>　　前面已提到，MAX+PLUS II是開發(fā)ALTERA公司FPGA產(chǎn)品的軟件工具。利用MAX+PLUS II提供的設(shè)計(jì)環(huán)境和設(shè)

30、計(jì)工具，可以靈活高效地完成各種數(shù)字電路設(shè)計(jì)。</p><p>　　在MAX+PLUS II中FPGA的設(shè)計(jì)流程如下： </p><p><b>　　設(shè)計(jì)的輸入</b></p><p>　　MAX+PLUS II中有三種輸入方式：圖形輸入、文本輸入、波形輸入，分別利用MAX+PLUS II的Graphic Editor、Text Editor、W

31、aveform Editor。圖形輸入即輸入電路原理圖，不僅可以使用MAX+PLUS II中豐富的圖形器件庫，而且可以使用幾乎全部的標(biāo)準(zhǔn)EDA設(shè)計(jì)工具。文本輸入方式支持ALTERA公司的AHDL語言，同時兼容VHDL和Verilog HDL。波形輸入允許設(shè)計(jì)者通過只編輯輸入波形，而由系統(tǒng)自動生成該功能模塊。</p><p><b>　　設(shè)計(jì)實(shí)現(xiàn)</b></p><p>

32、;　　設(shè)計(jì)實(shí)現(xiàn)意味著在所選的FPGA器件內(nèi)物理地實(shí)現(xiàn)所需邏輯。這個過程主要由MAX+PLUS II中的核心部分編譯器(Compiler)完成。它主要依據(jù)設(shè)計(jì)輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數(shù)據(jù)文件。</p><p><b>　　設(shè)計(jì)仿真</b></p><p>　　仿真器(Simulator)和時延分析器(Timing Analyzer)利用編

33、譯器產(chǎn)生的數(shù)據(jù)文件自動完成邏輯功能仿真和延時特性仿真。在仿真文件中加載不同的激勵，可以觀察中結(jié)果以及輸出波形。必要時，可以返回設(shè)計(jì)輸入階段，修改設(shè)計(jì)輸入，最終達(dá)到設(shè)計(jì)要求。</p><p><b>　　器件編程與測試</b></p><p>　　在仿真結(jié)果正確以后，就可以進(jìn)行器件編程，即通過編程器（Programmer）將設(shè)計(jì)下載到實(shí)際芯片中。下載之后，仍需進(jìn)行動態(tài)仿

34、真，因?yàn)樵谏弦徊襟E的仿真屬于靜態(tài)時序仿真，并未涉及實(shí)際器件。動態(tài)仿真是將實(shí)際信號送入實(shí)際芯片中進(jìn)行的時序驗(yàn)證。最后則是測試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。</p><p>　　1.1.1 Max-plusⅡ開發(fā)系統(tǒng)的特點(diǎn)：</p><p><b>　　1、開放的界面</b></p><p>　　Max-plusⅡ 支持與Cadence，Exempl

35、ar logic，Mentor Graphics，Simplicity，View logic和其它公司所提供的EDA工具接口。</p><p><b>　　2、與結(jié)構(gòu)無關(guān)</b></p><p>　　Max-plusⅡ系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Cl

36、assic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。</p><p><b>　　3、完全集成化</b></p><p>　　Max-plusⅡ的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。</p><p><b>　　4、豐富的設(shè)計(jì)庫</b></

37、p><p>　　Max-plusⅡ提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能（Mage-Function）。</p><p><b>　　5、模塊化工具</b></p><p>　　設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。&l

38、t;/p><p>　　6、硬件描述語言（HDL）</p><p>　　Max-plusⅡ軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。</p><p>　　1.2 VHDL語言簡介</p><p>　　VHDL的英文全名是Very-High-Speed Integrated Cir

39、cuit Hardware Description Language,誕生于1982年。1987年底，VHDL被IEEE代了原有的非標(biāo)準(zhǔn)的硬件描述語言和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。</p><p>　　數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫中選取所需要單元來支持系統(tǒng)的不同設(shè)計(jì)，即對庫的使用。庫可由用戶生成或芯片制造商提供，以便共享。</p><p>　　實(shí)體是描述系統(tǒng)的外部端口，實(shí)體

40、說明用于描述設(shè)計(jì)系統(tǒng)的外部端口輸入、輸出特征；</p><p>　　結(jié)構(gòu)體是描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，即用于描述設(shè)計(jì)系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程和系統(tǒng)內(nèi)部的結(jié)構(gòu)及其實(shí)現(xiàn)的功能。</p><p>　　配置為屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計(jì)需要將低層實(shí)體作為文件加以利用，這就要用到配置說明，用于從庫中選取所需設(shè)計(jì)單元來組成系統(tǒng)設(shè)計(jì)的不同版本。</p>

41、<p>　　程序包為屬性選項(xiàng)，用于把共享的定義放置其中，具體地說主要用來存放各種設(shè)計(jì)的模塊都能共享的數(shù)據(jù)類型、常量和子程序等。</p><p>　　庫主要用于存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有ASIC芯片制造商提供相應(yīng)的庫，以便于設(shè)計(jì)中為大家所共享。</p><p>　　相對于其他硬件設(shè)計(jì)語言，</p><p>　　1.2.

42、1 VHDL具有如下優(yōu)點(diǎn)：</p><p>　　1、 用于設(shè)計(jì)復(fù)雜的、多層次的設(shè)計(jì)，支持設(shè)計(jì)庫和設(shè)計(jì)的重復(fù)使用；</p><p>　　2、 與硬件獨(dú)立，一個設(shè)計(jì)可用于不同的硬件結(jié)構(gòu)，而且設(shè)計(jì)時不必了解過多的硬件細(xì)節(jié)；</p><p>　　3、 有豐富的軟件支持VHDL的綜合和仿真，從而能在設(shè)計(jì)階段就能發(fā)現(xiàn)設(shè)計(jì)中的Bug，縮短設(shè)計(jì)時間，降低成本；</p>

43、<p>　　4、 有良好的可讀性，容易理解。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其

44、內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。</p><p>　　VHDL語言的基本結(jié)構(gòu)：一個完整的VHDL語言程序通常包括實(shí)體聲明（Entity Declaration）、結(jié)構(gòu)體（Architecture Body）、配置（Configuration）、程序包（Package）和庫（Library）五個組成部分。其中實(shí)體和結(jié)構(gòu)體是不可缺少的。前4

45、種是可分別是編譯的源設(shè)計(jì)單元。庫存放已編譯的實(shí)體，結(jié)構(gòu)體，配置和包；實(shí)體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的</p><p>　　5、 有良好的可讀性，容易理解[5]。</p><p>　　1.3 多進(jìn)制調(diào)制的特點(diǎn)</p><p>　　數(shù)字通信的早期歷史是與電報(bào)的發(fā)展聯(lián)系在一起的。1937年，英國人A．H．里夫斯提出脈碼調(diào)制（PCM），從而推動了

46、模擬信號數(shù)字化的進(jìn)程。 1946年，法國人E．M．德洛雷因發(fā)明增量調(diào)制。1950年C．C．卡特勒提出差值編碼。1947年，美國貝爾實(shí)驗(yàn)室研制出供實(shí)驗(yàn)用的24路電子管脈碼調(diào)制裝置，證實(shí)了實(shí)現(xiàn)PCM的可行性。1953年發(fā)明了不用編碼管的反饋比較型編碼器，擴(kuò)大了輸入信號的動態(tài)范圍。1962年，美國研制出晶體管24路1．544兆比/秒脈碼調(diào)制設(shè)備，并在市話網(wǎng)局間使用。 數(shù)字通信與模擬通信相比具有明顯的優(yōu)點(diǎn)。它抗干擾能力強(qiáng)，通信質(zhì)量不受距離的影響

47、，能適應(yīng)各種通信業(yè)務(wù)的要求，便于采用大規(guī)模集成電路，便于實(shí)現(xiàn)保密通信和計(jì)算機(jī)管理。不足之處是占用的信道頻帶較寬。 20世紀(jì)90年代，數(shù)字通信向超高速大容量長距離方向發(fā)展，高效編碼技術(shù)日益成熟，語聲編碼已走向?qū)嵱没?，新的?shù)字化智能終端將進(jìn)一步發(fā)展。</p><p>　　1.3.1數(shù)字通信系統(tǒng)是利用數(shù)字信號來傳遞信息的通信系統(tǒng)，如下圖所示</p><p>　　圖1.1數(shù)字通信系統(tǒng)</p&

48、gt;<p>　　1.3.2 各部分功能</p><p>　　（1）信源編碼與譯碼</p><p><b>　　信源編碼的作用：</b></p><p>　　設(shè)法減少碼元數(shù)目和降低碼元速率，即通常所說的數(shù)據(jù)壓縮。碼元速率將直接影響傳輸所占的帶寬，而傳輸帶寬又直接反映了通信的有效性。</p><p>　　信息

49、源給出的是模擬語音信號時，信源編碼器將其轉(zhuǎn)換成數(shù)字信號，以實(shí)現(xiàn)模擬信號的數(shù)字化傳輸。</p><p>　?。?） 信道編碼與譯碼</p><p>　　為了減少差錯，信道編碼器對傳輸?shù)男畔⒋a元按一定的規(guī)則加入保護(hù)成分（監(jiān)督元），組成所謂“抗干擾編碼”。接收端的信道譯碼器按一定規(guī)則進(jìn)行解碼，從解碼過程中發(fā)現(xiàn)錯誤或糾正錯誤，從而提高通信系統(tǒng)抗干擾能力，實(shí)現(xiàn)可靠通信。 </p>&l

50、t;p><b>　　（3）加密與解密</b></p><p>　　在需要實(shí)現(xiàn)保密通信的場合，為了保證所傳信息的安全，人為將被傳輸?shù)臄?shù)字序列擾亂，即加上密碼，這種處理過程叫加密。在接收端利用與發(fā)送端相同的密碼復(fù)制品對收到的數(shù)字序列進(jìn)行解密，恢復(fù)原來信息，叫解密。</p><p>　　（4） 數(shù)字調(diào)制與解調(diào)</p><p>　　數(shù)字調(diào)制就是把

51、數(shù)字基帶信號的頻譜搬移到載頻處， 形成適合在信道中傳輸?shù)念l帶信號。</p><p>　　基本的數(shù)字調(diào)制方式有振幅鍵控ASK、頻移鍵控FSK、絕對相移鍵控PSK、相對（差分）相移鍵控DPSK。</p><p>　　對這些信號可以采用相干解調(diào)或非相干解調(diào)還原為數(shù)字基帶信號。</p><p>　?。?） 同步與數(shù)字復(fù)接</p><p>　　同步是

52、使收、發(fā)兩端的信號在時間上保持步調(diào)一致。</p><p>　　按照同步的功用不同，可分為載波同步、位同步、群同步和網(wǎng)同步。</p><p>　　數(shù)字復(fù)接就是依據(jù)時分復(fù)用基本原理把若干個低速數(shù)字信號合并成一個高速的數(shù)字信號，以擴(kuò)大傳輸容量和提高傳輸效率。</p><p>　　1.3.3數(shù)字通信的主要特點(diǎn)</p><p>　　(1)抗干擾能力強(qiáng)。

53、</p><p>　　(2)遠(yuǎn)距離傳輸可消除噪聲積累。</p><p>　　(3)采用信道編碼技術(shù)可控制差錯。降低誤碼率， 提高傳輸?shù)目煽啃浴?lt;/p><p>　　(4)易于與各種數(shù)字終端接口，用現(xiàn)代計(jì)算技術(shù)對信號進(jìn)行處理、加工、變換、存儲，從而形成</p><p><b>　　能網(wǎng)。 </b></p>&

54、lt;p>　?。?）易于集成化， 從而使通信設(shè)備微型化。 </p><p>　?。?）易于加密處理， 且保密強(qiáng)度高。</p><p><b>　　數(shù)字通信的缺點(diǎn)</b></p><p>　?。?）占據(jù)寬的系統(tǒng)頻帶，因此數(shù)字通信的頻帶利用率不高。</p><p>　?。?）數(shù)字通信對同步要求高，因而系統(tǒng)設(shè)備比較復(fù)雜。

55、</p><p>　?。?）不過，隨著光纖等的采用、 窄帶調(diào)制技術(shù)和超大規(guī)模集成電路的發(fā)展，數(shù)字通信的這些缺點(diǎn)已經(jīng)弱化。數(shù)字通信將占主導(dǎo)地位。</p><p>　　1.3.4 多進(jìn)制數(shù)字調(diào)制</p><p>　　頻率件控是用數(shù)字基帶信號控制載波信號的頻率，即以不同頻率的高頻振蕩來表示不同的數(shù)字基帶信號。多進(jìn)制數(shù)字頻率調(diào)制也稱為多元調(diào)頻或多頻制。用多個頻率不同的正弦波

56、分別代表不同的數(shù)字信號，在某一碼元時間內(nèi)只發(fā)送其中一個頻率。</p><p>　　所謂多進(jìn)制數(shù)字調(diào)制，就是利用多進(jìn)制數(shù)字基帶信號去調(diào)制高頻載波的某個參量，如幅度、頻率或相位的過程。根據(jù)被調(diào)參量的不同，多進(jìn)制數(shù)字調(diào)制可分為多進(jìn)制幅度鍵控（MASK）、多進(jìn)制頻移鍵控（MFSK）以及多進(jìn)制相移鍵控（MPSK或MDPSK）。也可以把載波的兩個參量組合起來進(jìn)行調(diào)制，如把幅度和相位組合起來得到多進(jìn)制幅相鍵控（MAPK）或它的

57、特殊形式多進(jìn)制正交幅度調(diào)制（MQAM）等。</p><p>　　由于多進(jìn)制數(shù)字已調(diào)信號的被調(diào)參數(shù)在一個碼元間隔內(nèi)有多個取值，因此，與二進(jìn)制數(shù)字調(diào)制相比，多進(jìn)制數(shù)字調(diào)制有以下幾個特點(diǎn)：</p><p>　?。?）在碼元速率（傳碼率）相同條件下，可以提高信息速率（傳信率），使系統(tǒng)頻帶利用率增大。碼元速率相同時， 進(jìn)制數(shù)傳系統(tǒng)的信息速率是二進(jìn)制的 倍。在實(shí)際應(yīng)用中，通常取 ，k為大于1的正整數(shù)。

58、</p><p>　?。?）在信息速率相同條件下，可以降低碼元速率，以提高傳輸?shù)目煽啃浴Ｐ畔⑺俾氏嗤瑫r， 進(jìn)制的碼元寬度是二進(jìn)制的 倍，這樣可以增加每個碼元的能量，并能減小碼間串?dāng)_影響等。</p><p>　　正是基于這些特點(diǎn)，使多進(jìn)制數(shù)字調(diào)制方式得到了廣泛的使用。不過，獲得以上幾點(diǎn)好處所付出的代價是，信號功率需求增加和實(shí)現(xiàn)復(fù)雜度加大。</p><p><b&

59、gt;　　2方案論證</b></p><p>　　2.1 FPGA簡介</p><p>　　FPGA是現(xiàn)場可編程門陣列器件(Field Programmable Gate Array)的簡稱，它是復(fù)雜可編程邏輯器件(Complex Programmable Logic Device)的一個分支。在過去的課程設(shè)計(jì)中用的最多的是ALTERA公司的MAX7000s 系列芯片，本次設(shè)計(jì)

60、仍將使用它們。</p><p>　　2.2 FPGA概述</p><p>　　FPGA結(jié)構(gòu)原理圖如下：</p><p>　　圖2.1 FPGA結(jié)構(gòu)原理圖</p><p>　　FPGA通常由布線資源圍繞的可編程單元構(gòu)成陣列，又由可編程I/O單元圍繞陣列構(gòu)成整個芯片。其內(nèi)部結(jié)構(gòu)稱為LCA（Logic Cell Array），由可編程邏輯塊（CLB

61、）、可編程輸入輸出模塊（IOB）和可編程內(nèi)部連線（PIC）三個部分組成。排成陣列的邏輯單元由布線通道中的可編程連線連接起來實(shí)現(xiàn)一定的邏輯功能。</p><p>　　FPGA是由掩膜可編程門陣列和可編程邏輯器件演變而來的，將它們的特性結(jié)合在一起，使得FPGA既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。鑒于此，F(xiàn)PGA是可編程邏輯器件的一個發(fā)展趨勢。</p><p>　

62、　FPGA由可編程邏輯單元陣列、布線資源和可編程的I／O單元陣列構(gòu)成，一個FPGA包含豐富的邏輯門、寄存器和I／O資源。一片F(xiàn)PGA芯片就可以實(shí)現(xiàn)數(shù)百片甚至更多個標(biāo)準(zhǔn)數(shù)字集成電路所實(shí)現(xiàn)的系統(tǒng)。 </p><p>　　FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和I／O單元都可以由用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計(jì)需求。其速度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)。使用FPGA還可以實(shí)現(xiàn)動態(tài)配置

63、、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運(yùn)行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關(guān)或時間相關(guān)的任務(wù)）及硬件軟化、軟件硬化等功能。 </p><p>　　鑒于高頻疲勞試驗(yàn)機(jī)控制器控制規(guī)模比較大，功能復(fù)雜，故我們在研制過程中，在傳統(tǒng)試驗(yàn)機(jī)控制器的基礎(chǔ)上，通過FPGA技術(shù)及微機(jī)技術(shù)兩者的結(jié)合，來全面提升控制器系統(tǒng)的性能，使整機(jī)的工作效率、控制精度和電氣系統(tǒng)可靠性得到了提高，且操作方便而又不乏技術(shù)的先進(jìn)性。</

64、p><p>　　2.3 ALTERA可編程邏輯器件簡介</p><p>　　可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。 在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。 現(xiàn)在最新的FPGA器件，如Xilinx Virtex?系列中的部分器件，可提供八百萬"系統(tǒng)門"（相對邏輯密度）。 這些先進(jìn)

65、的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Power PC）、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號技術(shù)。 FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。 </p><p>　　與此相比，CPLD提供的邏輯資源少得多 - 最高約1萬門。 但是，CPLD提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非

66、常理想。 而且如Xilinx Cool Runner?系列CPLD器件需要的功耗極低。</p><p>　　可編程邏輯器件，英文全稱為：programmable logic device 即 PLD。 </p><p>　　PLD是作為一種通用集成電路產(chǎn)生的，他的邏輯功能按照用戶對器件編程來確定。一般的PLD的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行編程而把一

67、個數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片了。 </p><p>　　PLD與一般數(shù)字芯片不同的是：PLD內(nèi)部的數(shù)字電路可以在出廠后才規(guī)劃決定，有些類型的PLD也允許在規(guī)劃決定后再次進(jìn)行變更、改變，而一般數(shù)字芯片在出廠前就已經(jīng)決定其內(nèi)部電路，無法在出廠后再次改變，事實(shí)上一般的模擬芯片、混訊芯片也都一樣，都是在出廠后就無法再對其內(nèi)部電路進(jìn)行調(diào)修。</p>&l

68、t;p>　　PLD與一般數(shù)字芯片不同的是：PLD內(nèi)部的數(shù)字電路可以在出廠后才規(guī)劃決定，有些類型的PLD也允許在規(guī)劃決定后再次進(jìn)行變更、改變，而一般數(shù)字芯片在出廠前就已經(jīng)決定其內(nèi)部電路，無法在出廠后再次改變，事實(shí)上一般的模擬芯片、混訊芯片也都一樣，都是在出廠后就無法再對其內(nèi)部電路進(jìn)行調(diào)修。</p><p>　　目前FPGA的邏輯功能塊在規(guī)模和實(shí)現(xiàn)邏輯功能的能力上存在很大差別。在這方面美國美國ALTERA公司以

69、雄厚的技術(shù)實(shí)力、獨(dú)特的設(shè)計(jì)構(gòu)思和功能齊全的芯片開發(fā)系統(tǒng)在激烈的市場競爭中脫穎而出。為滿足更廣泛的設(shè)計(jì)要求，ALTERA公司對其開發(fā)的FPGA器件進(jìn)行了改進(jìn)，推出了功能超過普通FPGA的FLEX8000系列。再后來又推出了MAX7000S系列產(chǎn)品。通過該公司的先進(jìn)的芯片開發(fā)軟件MAX+PLUS II，用戶可以任意對芯片進(jìn)行編程、加密或用軟件代替硬件，以滿足自己的設(shè)計(jì)需要。</p><p>　　本課題就是基于MAX7

70、000S系列芯片，運(yùn)用MAX+PLUS II軟件進(jìn)行設(shè)計(jì)的。</p><p>　　3多進(jìn)制數(shù)字調(diào)制原理</p><p>　　3.1 FSK調(diào)制解調(diào)的基本原理</p><p>　　3.1.1 2FSK的調(diào)制</p><p>　　頻移鍵控即FSK（Frequency－Shift Keying）數(shù)字信號對載波頻率調(diào)制，主要通過數(shù)字基帶信號控制載

71、波信號的頻率來來傳遞數(shù)字信息。在二進(jìn)制情況下，“1”對應(yīng)于載波頻率，“0”對應(yīng)載波頻率，但是它們的振幅和初始相位不變化。FSK信號產(chǎn)生的兩種方法：</p><p><b>　?。?）直接調(diào)頻法</b></p><p>　　用二進(jìn)制基帶矩形脈沖信號去調(diào)制一個調(diào)頻器，使其輸出兩個不同頻率的碼元。一般采用的控制方法是：當(dāng)基帶信號為正時（相當(dāng)于“1”碼），改變振蕩器諧振回路的

72、參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為f1）；當(dāng)基帶信號為負(fù)時（相當(dāng)于“0”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低（設(shè)為f2）；從而實(shí)現(xiàn)了調(diào)頻。這種方法產(chǎn)生的調(diào)頻信號是相位連續(xù)的，雖然實(shí)現(xiàn)方法簡單，但頻率穩(wěn)定度不高，同時頻率轉(zhuǎn)換速度不能做得太快，但是其優(yōu)點(diǎn)是由調(diào)頻器所產(chǎn)生的FSK信號在相鄰碼元之間的相位是連續(xù)的 </p><p>　　( 2 ) 頻率鍵控法<

73、;/p><p>　　頻率鍵控法也稱頻率選擇法。它有兩個獨(dú)立的振蕩器，數(shù)字基帶信號控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號實(shí)現(xiàn)FSK調(diào)制。</p><p>　　圖2.1.1 頻率健控法原理框圖</p><p>　　圖3.1 頻率鍵控法原理框圖</p><p>　　鍵控法產(chǎn)生的 FSK信號頻率穩(wěn)定度可以做得很高并且沒有過渡頻率，它的轉(zhuǎn)換速度快，波形好

74、。頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個高頻振蕩的輸出電壓通常不可能相等，于是uFSK（t）信號在基帶信息變換時電壓會發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。</p><p>　　3.1.2 2FSK的調(diào)制方框圖及電路符號</p><p>　　圖3.2 2FSK調(diào)制方框圖</p><p>　　3.1.3 2FSK的解調(diào)</p>

75、<p>　　數(shù)字頻率鍵控（FSK）信號常用的解調(diào)方法有很多種如：</p><p>　　(1) 同步（相干）解調(diào)法</p><p>　　在同步解調(diào)器中，有上、下兩個支路，輸入的 FSK信號經(jīng)過和兩個帶通濾波器后變成了上、下兩路ASK信號，之后其解調(diào)原理與ASK類似，但判決需對上、下兩支路比較來進(jìn)行。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：</p>

76、;<p>　　圖3.3相干解調(diào)法原理框圖</p><p>　　接收信號經(jīng)過并聯(lián)的兩路帶通濾波器進(jìn)行濾波與本地相干載波相乘和包絡(luò)檢波后，進(jìn)行抽樣判決，判決的準(zhǔn)則是比較兩路信號包絡(luò)的大小。假設(shè)上支路低通濾波器輸出為cos，下支路低通濾波器輸出為cos，則判決準(zhǔn)則是：如果上支的信號包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。 </p><p>　　(2) 2FSK濾波非相干

77、解調(diào) </p><p>　　輸入的FSK中頻信號分別經(jīng)過中心頻為FH、FL的帶通濾波器，然后分別經(jīng)過包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時抽樣（其中k為整數(shù)），并且將這些值進(jìn)行比較。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。</p><p>　　圖3.4 濾波非相干解調(diào)原理框圖</p><p>　　3.1.4 2FSK解調(diào)方框圖及電路符號</p&

78、gt;<p>　　圖3.5 2 FSK解調(diào)方框圖</p><p>　　3.2 MFSK簡介</p><p>　　多進(jìn)制數(shù)字頻率調(diào)制（MFSK）簡稱多頻制，是2FSK方式的推廣。它是用不同的載波頻率代表種數(shù)字信息。多進(jìn)制頻鍵控（MFSK）的基本原理和2FSK是相同的，其調(diào)制可以用頻率鍵控法（頻率選擇法）和模擬的調(diào)頻法來實(shí)現(xiàn)，不同之處在于使用鍵控法時其供選的頻率有M個，選擇邏輯電

79、路也比較復(fù)雜。</p><p>　　MFSK（多進(jìn)制頻移控），是一種在各種頻率離散音頻脈沖爆發(fā)傳送數(shù)字信息的信號調(diào)制方法。它原來是歐洲和英國政府機(jī)構(gòu)在20世紀(jì)中葉使用。在那時它叫做Piccolo,一種樂器的名字，這種樂器的聲音音調(diào)很高，就像一個MFSK信號經(jīng)過收音機(jī)的喇叭時發(fā)出的聲音?！　?lt;/p><p>　　MFSK類似頻移監(jiān)控（FSK），但是使用的頻率要至少是兩個。最常見的MFSK形式

80、使用16個頻率，叫做MFSK16。這些音調(diào)一次傳送一個。每個音調(diào)持續(xù)時間不到一秒。MFSK中波特（每秒傳輸?shù)臄?shù)目）與比特/秒（bps）的比率要比二進(jìn)制中小。這減少了噪音和對數(shù)據(jù)傳輸速率的干擾的錯誤的產(chǎn)生。為了提供更大的精確性，前向糾錯技術(shù)（FEC）被使用。</p><p>　　MFSK的主要缺點(diǎn)是信號頻帶寬，頻帶利用率低。因此，MFSK多用于調(diào)制速率低及多徑延時比較嚴(yán)重的信道，如無線短波信道。</p>

81、<p>　　3.3多進(jìn)制數(shù)字頻率調(diào)制的原理</p><p>　　串/并變換器和邏輯電路1將一組組輸入的二進(jìn)制碼（每k個碼元為一組）對應(yīng)地轉(zhuǎn)換成有M種狀態(tài)的一個個多進(jìn)制碼。這M個狀態(tài)分別對應(yīng)M個不同的載波頻率。當(dāng) 某 組k位二進(jìn)制碼到來時，邏輯電路1的輸出一方面接通某個門電路，讓相應(yīng)的載頻發(fā)送出去，另一方面同時關(guān)閉其余所有的門電路。于是當(dāng)一組組二進(jìn)制碼元輸入時，經(jīng)相加器組合輸出的便是一個M進(jìn)制調(diào)頻波形

82、，其原理框圖如下：</p><p>　　圖3.6 多進(jìn)制頻率調(diào)制系統(tǒng)的調(diào)制方框圖</p><p>　　3.4多進(jìn)制數(shù)字頻率解調(diào)的原理</p><p>　　MFSK的解調(diào)同樣有相干解調(diào)、非相干解調(diào)和鎖相環(huán)法解調(diào)等多種解調(diào)方式，其中非相干解調(diào)的原理如下圖所示M頻制的解調(diào)部分由M個帶通濾波器、包絡(luò)檢波器及一個抽樣判決器、邏輯電路2組成。各帶通濾波器的中心頻率分別對應(yīng)發(fā)送端

83、各個載頻。因而，當(dāng)某一已調(diào)載頻信號到來時，在任一碼元持續(xù)時間內(nèi)，只有與發(fā)送端頻率相應(yīng)的一個帶通濾波器能收到信號，其它帶通濾波器只有噪聲通過。抽樣判決器的任務(wù)是比較所有包絡(luò)檢波器輸出的電壓，并選出最大者作為輸出，這個輸出是一位與發(fā)端載頻相應(yīng)的M進(jìn)制數(shù)。邏輯電路2把這個M進(jìn)制數(shù)譯成k位二進(jìn)制并行碼，并進(jìn)一步做并/串變換恢復(fù)二進(jìn)制信息輸出，從而完成數(shù)字信號的傳輸。 其原理框圖如下：</p><p>　　圖3.7 多進(jìn)制

84、頻率調(diào)制系統(tǒng)的解調(diào)方框圖</p><p>　　3.5 MFSK 調(diào)制解調(diào)原理</p><p>　　為了提高通信系統(tǒng)傳輸信息的有效性（信息傳輸速率或系統(tǒng)的頻帶利用率）和可靠性（抗噪聲性能），常采用多進(jìn)制數(shù)字調(diào)制技術(shù)。通常把狀態(tài)數(shù)大于2 的數(shù)字信號稱為多進(jìn)制信號。多進(jìn)制數(shù)字調(diào)制，即用多進(jìn)制信號去調(diào)制載波，例如用M進(jìn)制的信號去鍵控載波而得到M進(jìn)制已調(diào)信號，一般取M=2k（k 為正整數(shù)），這樣一個

85、多進(jìn)制碼元所傳輸?shù)男畔⒘渴嵌M(jìn)制碼元的k 倍。MFSK 系統(tǒng)又稱為多進(jìn)制調(diào)頻或多頻制，它是2FSK 系統(tǒng)的推廣，該系統(tǒng)有 M 個不同的載波頻率可供選擇，每一個載波頻率對應(yīng)一個M進(jìn)制碼元信息， 即用多個頻率不同的正弦波分別代表不同的數(shù)字信號，在某一碼元時間內(nèi)只發(fā)送其中一個頻率的信號。MFSK 系統(tǒng)框圖如下圖所示。當(dāng)接收到某個載波時，只有一個帶通濾波器有信號輸出，其它的帶通濾波器只有噪聲輸出，抽樣判決電路和邏輯電路的任務(wù)就是在某一時刻比較所

86、有包絡(luò)檢波器的輸出電壓，判斷哪一路的輸出最大，選出最大的輸出，就得到一個多進(jìn)制碼元，經(jīng)邏輯電路轉(zhuǎn)變成k 位二進(jìn)制并行碼，再經(jīng)并/串變換電路轉(zhuǎn)換成串行二進(jìn)制碼，從而完成解調(diào)任務(wù)[1]。其原理框圖如下：</p><p>　　圖3.8 多進(jìn)制頻率調(diào)制解調(diào)系統(tǒng)的方框圖</p><p>　　圖中，串/并變換器和邏輯電路1將一組組輸入的二進(jìn)制碼（每個碼元為一組）對應(yīng)地轉(zhuǎn)換成有（）種狀態(tài)的一個個多進(jìn)制碼

87、。這個狀態(tài)分別對應(yīng)個不同的載波頻率（,、,,,）。當(dāng)某組位二進(jìn)制碼到來時，邏輯電路1的輸出一方面接通某個門電路，讓相應(yīng)的載頻發(fā)送出去，另一方面同時關(guān)閉其余所有的門電路。于是當(dāng)一組組二進(jìn)制碼元輸入時，經(jīng)相加器組合輸出的便是一個進(jìn)制調(diào)頻波形。 頻制的解調(diào)部分由個帶通濾波器、包絡(luò)檢波器及一個抽樣判決器、邏輯電路2組成。各帶通濾波器的中心頻率分別對應(yīng)發(fā)送端各個載頻。因而，當(dāng)某一已調(diào)載頻信號到來時，在任一碼元 持續(xù)時間內(nèi)，只有與發(fā)送端頻率相

88、應(yīng)的一個帶通濾波器能收到信號，其它帶通濾波器只有噪聲通過。抽樣判決器的任務(wù)是比較所有包絡(luò)檢波器輸出的電壓，并選出最 大者作為輸出，這個輸出是一位與發(fā)端載頻相應(yīng)的進(jìn)制數(shù)。邏輯電路2把這個進(jìn)制數(shù)譯成位二進(jìn)制并行碼，并進(jìn)一步做并/串變換恢復(fù)二進(jìn)制信息輸出，從而完成數(shù)字信號的傳輸。</p><p>　　3.6 MFSK信號的頻譜、帶寬及頻帶利用率</p><p>　　鍵控法產(chǎn)生的MFSK信號，可以

89、看作由M個幅度相同、載頻不同、時間上互不重疊的2ASK信號疊加的結(jié)果。設(shè)MFSK信號碼元的寬度為，即傳輸速率（Baud），則頻制信號的帶寬為 . 式中為最高選用載頻,為最低選用載頻。MFSK信號功率譜圖如下所示。</p><p>　　圖3.9 MFSK信號的功率譜</p><p>　　若相鄰載頻之差等于，即相鄰頻率的功率譜主瓣剛好互不重疊，這時的MFSK信號的帶寬及頻帶利用率分別

90、為</p><p>　　(1)               (2)</p><p>　　式中，,K=2,3...。可見，MFSK信號的帶寬隨頻率數(shù)的增大而線性增寬，頻帶利用率明顯下降。與MASK的頻帶利用率比較，其關(guān)系為</p>&l

91、t;p><b>　　(3)</b></p><p>　　這說明，MFSK的頻帶利用率總是低于MASK的頻帶利用率。</p><p>　　3.7 MFSK系統(tǒng)的誤碼性能</p><p>　　MFSK信號采用非相干解調(diào)時系統(tǒng)的誤碼率為</p><p><b>　　( 4)</b></p>

92、;<p>　　式中，為平均信噪比。MFSK信號采用相干解調(diào)時系統(tǒng)的誤碼率為</p><p><b>　　(5)</b></p><p>　　可以看出，多頻制誤碼率隨增大而增加，但與多電平調(diào)制相比增加的速度要小的多。</p><p>　　4 MFSK的VHDL 建模與設(shè)計(jì)</p><p>　　4.1 MFS

93、K調(diào)制電路的VHDL 建模與設(shè)計(jì)及實(shí)現(xiàn)</p><p>　　MFSK 信號的產(chǎn)生有兩種方法，直接調(diào)頻法和頻率鍵控法。直接調(diào)頻法是用數(shù)字基帶信號直接控制載頻振蕩器的振蕩頻率。頻率鍵控法也稱頻率選擇法，當(dāng)M=4 時，它有4個獨(dú)立的振蕩器，數(shù)字基帶信號控制四選一開關(guān)，從而選擇不同的高頻振蕩信號實(shí)現(xiàn)MFSK 調(diào)制，基帶信號通過串/并轉(zhuǎn)換得到2 位并行信號，四選一開關(guān)根據(jù)兩位并行信號選擇相應(yīng)的載波輸出，當(dāng)某組K位二進(jìn)制碼到

94、來時，邏輯電路1的輸出一方面接通某個門電路，讓相應(yīng)的載頻發(fā)送出去，另一方面同時關(guān)閉其余所有的門電路。于是當(dāng)一組組二進(jìn)制碼元輸入時，經(jīng)相加器組合輸出的便是一個四進(jìn)制調(diào)頻波形。其調(diào)制方框圖如下圖所示</p><p>　　圖4.1 MFSK 調(diào)制方框圖</p><p>　　在MAX+PLUSII 環(huán)境下，對MFSK 調(diào)制電路進(jìn)行VHDL 設(shè)計(jì)，并進(jìn)行編譯、仿真，得到調(diào)制模塊的元件圖如下圖4.2以

95、及仿真波形如下圖4.3所示：</p><p>　　圖4.2 調(diào)制模塊的元件圖</p><p>　　圖4.3 調(diào)制波仿真圖</p><p>　　圖4.4 調(diào)制模塊仿真局部放大圖</p><p>　　上圖是調(diào)制程序的時序仿真圖，在時序仿真中，仿真的總時間是50us,輸入的調(diào)制信號X為550K的頻率，輸入的時鐘信號clock為0.9M的頻率，在時序

96、仿真中，通過計(jì)數(shù)器q的變化得到并行信號yy,根據(jù)yy最終得到調(diào)制波信號Y1。</p><p>　　4.2 MFSK解調(diào)電路的VHDL 建模與設(shè)計(jì)及實(shí)現(xiàn)</p><p>　　四頻制的解調(diào)部分如下圖由四個 帶通濾波器、包絡(luò)檢波器及一個抽樣判決器、邏輯電路2組成。各帶通濾波器的中心頻率分別對應(yīng)發(fā)送端各個載頻。因而，當(dāng)某一已調(diào)載頻信號到來時，在任一碼元 持續(xù)時間內(nèi)，只有與發(fā)送端頻率相應(yīng)的一個帶通濾

97、波器能收到信號，其它帶通濾波器只有噪聲通過。抽樣判決器的任務(wù)是比較所有包絡(luò)檢波器輸出的電壓，并選出最 大者作為輸出，這個輸出是一位與發(fā)端載頻相應(yīng)的進(jìn)制數(shù)。邏輯電路2把這個進(jìn)制數(shù)譯成位二進(jìn)制并行碼，并進(jìn)一步做并/串變換恢復(fù)二進(jìn)制信息輸出，從而完成數(shù)字信號的傳輸。</p><p>　　圖4.5 四頻制的解調(diào)方框圖</p><p>　　對MFSK 解調(diào)電路進(jìn)行VHDL 設(shè)計(jì)，并進(jìn)行編

98、譯、仿真，得到解調(diào)模塊的元件圖如下圖4.6及解調(diào)波仿真圖如下圖4.7與4.8所示：</p><p>　　圖4.6 解調(diào)模塊元件圖</p><p>　　圖4.7 解調(diào)波仿真圖</p><p>　　圖4.8 解調(diào)波仿真局部放大圖</p><p>　　圖4.8是解調(diào)程序的時序仿真放大圖，在時序仿真中，仿真的總時間是50us,輸入的調(diào)制信號X為編輯輸

99、入的四進(jìn)制時鐘信號，輸入的時鐘信號clock為0.9M的頻率，通過時序仿真，得到解調(diào)波信號Y2。</p><p>　　4.3 MFSK調(diào)制解調(diào)電路的VHDL 建模與設(shè)計(jì)及實(shí)現(xiàn)</p><p>　　綜合調(diào)制模塊與解調(diào)模塊就可以得到整個調(diào)制解調(diào)系統(tǒng)的方框圖，如下圖所示：</p><p>　　圖4.9 調(diào)制解調(diào)系統(tǒng)</p><p>　　對MFSK調(diào)

100、制解調(diào)系統(tǒng)電路進(jìn)行VHDL 設(shè)計(jì)，并進(jìn)行編譯、仿真，得到調(diào)制解調(diào)系統(tǒng)模塊的元件圖如下圖4.10所示：</p><p>　　圖4.10 調(diào)制解調(diào)系統(tǒng)模塊</p><p>　　圖4.11調(diào)制解調(diào)時序仿真全圖</p><p>　　圖4.12調(diào)制解調(diào)系統(tǒng)局部放大仿真圖</p><p>　　圖4.11與 圖4.12是調(diào)制解調(diào)完整程序的時序仿真圖，在時序

101、圖中，clock是12.5M頻率的輸入時鐘信號，start是高電平，X為550K的頻率的調(diào)制波，從圖中可以看到輸出的已調(diào)波y1，共有四種不同寬度信號，他們代表著四種不同頻率的已調(diào)信號。以及可以看到輸出的解調(diào)波y2，解調(diào)波形與原基帶信號大致一樣，有稍微的延遲。</p><p><b>　　5硬件實(shí)現(xiàn)</b></p><p>　　設(shè)定工程文件后，選擇用于編程的目標(biāo)芯片，以

102、便能在編譯后得到有針對性的時序仿真文件。在程序編好后，并且經(jīng)過編譯沒有任何錯誤，仿真也得出了正確的波形后，就可以將程序下載到指定的芯片上。本次畢設(shè)所使用的下載芯片是EPM7128SL84-15芯片。</p><p><b>　　5.1程序下載</b></p><p>　　下載驗(yàn)證的步驟以及所使用的器件如下：</p><p>　　選擇菜單Assi

103、gn→Device…,在彈出的對話框中的“Device Family”下拉列表中選擇需要的器件系列（MAX7000），使Show Only Fastest Speed Grades選項(xiàng)前的“√”去掉，以便顯示出所有速度級別的器件，選擇EPM7128SL84-15芯片。</p><p>　　在設(shè)計(jì)中，設(shè)定某項(xiàng)VHDL為工程應(yīng)該注意的問題：</p><p>　　1.如果設(shè)計(jì)項(xiàng)目由多個VHDL文

104、件組成，應(yīng)先對低層次文件分別進(jìn)行編輯、設(shè)置成工程、編譯、綜合，乃至仿真測試，通過以后備用。</p><p>　　2.最后將頂層文件（存在同一目錄中）設(shè)置為工程，統(tǒng)一處理，這時頂層文件能根據(jù)元件例化語句自動調(diào)用低層設(shè)計(jì)文件。</p><p>　　3.在設(shè)定頂層文件為工程后，底層文件原來設(shè)定的元件型號和引腳鎖定信號自動失效。元件型號的選定和引腳鎖定情況時鐘以工程文件（頂層文件）為設(shè)定標(biāo)準(zhǔn)。同樣

105、，仿真結(jié)果也是針對工程文件的，所以在對隊(duì)后的頂層文件處理時，仍然應(yīng)該對它重新設(shè)定元件型號和引腳鎖定（以引腳鎖定只有在最后的硬件測試時才是必須的）。</p><p>　　如果需要對特定的底層文件（元件）進(jìn)行仿真，只能將某層文件（元件）暫時設(shè)定為工程，進(jìn)行功能測試或時序仿真。</p><p>　　做完器件設(shè)置并編譯正確后，開始鎖定管腳。</p><p>　　在MAX+P

106、LUSⅡ菜單中，選擇Floor plan Editor選項(xiàng)，此時會出現(xiàn)對話框。在此界面選擇Layout菜單Device View選項(xiàng)，出現(xiàn)所器件視圖。在此視圖的基礎(chǔ)上將程序中設(shè)定的輸入輸出信號鎖定在對應(yīng)管腳上。方法是：在Unassigned Nodes & Pins對話框中分別拖動信號，放到所指定的管腳上。定義完管腳后，再次進(jìn)行編譯后，便可以進(jìn)行下載驗(yàn)證。</p><p>　　1.將下載電纜一段插入LPT

107、1（并行口，打印機(jī)口），另一端插入系統(tǒng)板，打開系統(tǒng)版電源；然后從MAX+PLUSⅡ的菜單下選擇programmer,可以打開programmer的對話框。若第一次運(yùn)行對話框所有按鈕為灰色，可以從“options”菜單下選擇“Hardware Setup”對話框。在“Hardware Type”下拉框中選擇“Byte Blaster”，單擊確定即可。</p><p>　　2.將要下載的文件設(shè)置為頂層文件，打開Ass

108、ign\Device對話框，選擇目標(biāo)芯片。在Device Family出選擇MAX 7000系列，在Device欄中選擇EPM7128SL84-15.</p><p>　　3.打開programmer對話框，對該項(xiàng)目進(jìn)行編譯。然后，對EPM7128SL84-15器件進(jìn)行編程、配置，這樣將文件下載到了芯片上了。</p><p>　　此后，便可以通過.rpt查看芯片管腳分配情況，在試驗(yàn)箱上結(jié)合

109、示波器對芯片功能進(jìn)行測試，以達(dá)到驗(yàn)證的目的。</p><p><b>　　5.2波形驗(yàn)證</b></p><p><b>　　圖5.1 已調(diào)波</b></p><p>　　圖5.1為示波器上顯示的已調(diào)波，其中我們可以看到四種不同寬度的波形，它們代表著四種頻率不同的波形：=6.25M、 =3.125M、 =1.5625M、=

110、0.78125M。圖中有噪聲干擾。</p><p><b>　　圖5.2 解調(diào)波</b></p><p>　　圖5.2為示波器上顯示的基帶信號與解調(diào)波，從中我們也可以看出它們大致一樣，解調(diào)波稍微滯后基帶信號。</p><p>　　5.3結(jié)果分析與體會</p><p>　　多頻制誤碼率隨M增大而增加，但與多電平調(diào)制相比增加